在verilog中，在verilog代码中使用$finish。 我只是想知道合成器将如何合成这个。
浏览 25提问于2019-04-22得票数 1
我在写一些可合成的Verilog。我需要在更大的表达式中创建一个用作掩码的值。当长度存储在某个寄存器中时，此值为1的序列：其中buffer和offset都是寄存器。但是，编译器说这在verilog中是非法的，因为offset需要是常量。buffer & ~({WIDTH{1'h1}} << offset)
其中WIDTH是一个
浏览 0提问于2019-09-15得票数 0
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我正在尝试理解Verilog中的幕后操作。为什么在Verilog中不能合成延迟？是不是在门的实际合成过程中发生了什么，从而阻止了这种情况？
浏览 4提问于2019-02-14得票数 2
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我知道verilog是一种硬件描述语言，它完全是关于并行处理的，但我面临的问题是，我必须写一份报告，说明为什么一段C++代码在硬件描述语言环境中更好。 cout<<diff<<endl;
system ("pause&
浏览 6提问于2013-10-23得票数 0
他们合成成整个ALU吗？或者最小的加法器或比较器会是什么样子？
另一种问这个问题的方法是:如果我在verilog中有一堆有数学的逻辑，那么它最终会比卡在一个简单的cpu中强迫计算更大吗？
浏览 4提问于2020-04-03得票数 0
如果我在总是(Verilog)/process(VHDL)和敏感列表中的每个分配添加一个100 ps的延迟，只有时钟和重置。就像这样。
浏览 1提问于2017-08-16得票数 0
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我一直读到在RTL代码中声明的延迟永远不能被合成。它们仅用于模拟目的，现代合成工具将忽略代码中的延迟声明。
例如:合成工具会将x = #10 y;视为x = y;。有人能解释一下为什么任何硬件描述语言(如VHDL，Verilog或Sytem-Verilog)中的延迟声明不能被综合吗？
浏览 7提问于2014-07-12得票数 2
然而，正如我的一个同事经常说的那样，“你不是在写软件，你是在描述硬件。”考虑到这一点，当最终结果需要综合时，应该避免语言的哪些功能？另外，什么结构会在网表中产生奇怪的结果，这在ECO中是很难遵循的？
总而言之:我喜欢紧凑和易于维护的代码，但如果这会导致后端出现问题，我就不喜欢。我应该避免什么？我非常喜欢使用Dave所说的“糖”来降低代码复杂度，但如果一些合成工具会弄乱信号名称并使结果难以处理，我就不会这么做了。我正在寻找更多这样的例子。
浏览 4提问于2013-12-01得票数 12
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我发现使用iverilog进行仿真是一种不太合适的方法，我可以模拟不进行综合的设计，相反地，不仅可以合成，而且可以按照物理硬件的要求工作，也不能用iverilog进行仿真。
浏览 1提问于2016-03-10得票数 7
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在我的代码中，我写道： output [numSize-1:0] index; numSize是一个可以为零的参数。这是什么意思？这将被合成成什么呢？
浏览 215提问于2021-09-04得票数 0
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我正在尝试合成一个使用Intel Quartus软件的设计。在合成流程中，我得到了一个警告："Verilog声明警告:向量有超过2**16位“。由于工程规格，导线长度超过2^16位。在Verilog/System Verilog中是否有任何关于导线最大位宽的限制？
浏览 0提问于2019-07-28得票数 1
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我的代码中的Fmax参数被报告为：No Paths to report。因此，我试图使用set_input_delay设置与定义时钟的输入信号关系。但是，错误报告指出：
Verilog语法错误靠近文本"-“；期待”。或"(“)。
浏览 4提问于2020-08-08得票数 2
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我来自Verilog-95的背景，我试图找出什么Verilog-95箍，我不需要再跳过去。在Verilog-95中编写带有异步集并重置的触发器的明显方法是： ifsetb) q <= 1;end
这在合成中起作用。但是，如果我们曾经断言resetb和se
浏览 0提问于2013-09-05得票数 3
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我在genvar中有以下verilog代码，尽管变量'j‘不是genvar变量。当我检查语法(使用Xilinx)时，我在' if‘语句所在的行上收到了错误消息“生成if语句中的非法条件表达式”。
浏览 1提问于2011-04-09得票数 0
我很少使用Verilog中的任何循环用于合成目的，除了在初始化内存时使用" for“循环。 在VHDL中，建议在合成时应限制wait语句的使用。那么，在什么条件下可以合成wait语句的用法呢？
浏览 104提问于2020-06-26得票数 0
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我们可以在可合成的verilog中的generate块中分配wire吗？我们可以在可合成的verilog中的generate块中使用assign语句吗？
浏览 1提问于2014-01-13得票数 1
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在使用自顶向下方法在verilog中设计电路时，我可以从电路的行为开始，然后定义每个模块中的细节，以构建可综合的结构电路。但是我怎么知道我的代码是否可综合呢？在verilog中支持合成有什么可遵循的指导原则吗？
浏览 1提问于2011-09-27得票数 3
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我是Verilog的新手。预处理-编译-装配-链接但是，"Verilog :数字设计和综合指南“描述了‘编译器’(即编译器指令、define,ifdef等)。
在Verilog中</e
浏览 6提问于2020-03-16得票数 0
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我是Verilog语言的新手，我想做一些练习来熟悉它。我在HDLbits上遇到了这个问题：DFF8ar 这个问题要求我创建8个带高电平异步复位的D触发器。if-else语句和case语句有什么根本的区别吗？如有任何帮助，我们不胜感激！
浏览 82提问于2021-07-10得票数 3
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