基于Verilog的多路复用器4x1测试平台

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verilog

我正在尝试使用测试平台来测试4x1Mux的一些特性，a，b，c，d是输入，z是输出，s是选择线。下面是我的代码： module testbench_MUX(); MUX4_1 mux(.a(a)内核显示测试1已通过，这意味着z=0： # KERNEL: time : 15Test # 1 : passed 但是，从时间为15 1ns(模拟时间刻度为1 1ns/1 1ns)<em

浏览 45提问于2020-05-04得票数 1

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如何将启用端口连接到verilog中的4x1 MUX？

verilog

我正试图在Verilog中实现4x1复用器。我想连接启用(en)作为一个端口输入‘1’(高)可以在MUX和‘0’(低)关闭这个多路复用器。请建议修改我的代码。提前谢谢。

浏览 1提问于2020-10-20得票数 0

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VHDL中的多路复用器8x1

vhdl

我试着在EDA操场平台上做一个代码，8x1多路复用器出了点问题。显示一个错误，我搜索它，我发现这是来自verilog语言，我不明白为什么？我一遍又一遍地检查我的代码，没有发现任何错误。请看下面链接中的代码来运行它，并帮助我解决这个问题，我理解为什么会出现这个错误

浏览 0提问于2019-06-14得票数 0

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如何创建使用OPMODE[6:4] = 100 OPMODE[3:2] = 10 OPMODE[1:0] = 00的乘法器？

verilog、vivado、synthesis、virtex

在DSP48E1中，X、Y和Z多路复用器使用OPMODE信号控制(7位输入6:4位是Z多路复用器的选择器，3:2位是Y多路复用器，1:0位是X多路复用器)。我已经为multiplier( Vivado tool Virtex 7- DSP48E1)写了verilog代码，合成后使用了一些OPMODE组合。例如，此代码OPMODE等于011 01 01。signed [b_width-1:0] b; input sig

浏览 31提问于2021-08-03得票数 1

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在verilog或system verilog中生成case语句中的块

verilog、system-verilog

在Verilog或SystemVerilog中有没有办法在case语句中插入generate语句来生成所有可能的输入组合。例如，典型的用例是N:1多路复用器。另一种可用的语法是但是，我的工具无法理解这一点(多路复用器完全解码)并生成组合循环。我可以使用if语句来获得预期的多路复用。但是，我想知道是否有更好的方法。

浏览 0提问于2014-09-15得票数 1

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使用稍后在verilog中定义的条件变量

conditional、verilog、instantiation、mux

first_mux_input:second_mux_input;在定义变量之前，我使用了变量"down“。这是否合法，因为verilog随后编译所有行，而不是按顺序(在本例中)？谢谢

浏览 1提问于2017-01-02得票数 3

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Verilog调用另一个模块中的多路复用器模块

verilog

我正在尝试使用Verilog构建一个模块，该模块在接近尾声时调用多路复用器(已经设计好了，也在文件中)。但是，当我调用多路复用器并为其分配输入时，我得到一个错误消息： .MUX_in[0](inv_ymux), 我正在尝试调用我的4位MUX_in的第一位(在我的多路复用器模块中指定

浏览 1提问于2013-01-26得票数 0

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Verilog没有给出预期的结果

verilog、display、mux

我写了这段Verilog代码。内部模块是一个8位多路复用器，顶部模块用于测试多路复用器。它应该显示11110000，但每次都显示xxxxxxxx。我该如何解决这个问题？

浏览 19提问于2020-04-24得票数 0

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如何在生成的Verilog中使用凿矢量中选定元素的val名称

chisel

我尝试在生成的Verilog中保留信号的Val名称。Val是从凿矢量(Vec)中动态选择的元素。下面是我的测试用例代码： val myVec = Reg(Vec(10,UInt(32.W))) val selected = myVec(io.sel).suggestedName("selected") 我可以在生成的verilog中看到从myVec中获取所选元素的多路复用器

浏览 10提问于2020-10-01得票数 1

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Yosys的加/基优化

synthesis、yosys

我有以下非常简单的verilog模块，它根据输入op执行a+b或a+b。输出r使用多路复用器产生。read_verilog addsub.v#share -aggressive; opt但是，我想让您认识到，只有一个$alu因此，我尝试了共享命令(在上面的脚本中注释掉)，实际上两个$alus合并为一个，但是现在我在输入a和b 上得到了一个奇怪的(冗余)多路复用器结构。我

浏览 7提问于2020-09-03得票数 1

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在Verilog中交换2个寄存器的最佳方法是什么

verilog

我知道几种交换2个寄存器的方法:使用3XOR，使用寄存器，使用多路复用器，等等。我们如何做条件交换，它应该用尽可能少的代码，尽可能快地工作

浏览 1提问于2012-12-11得票数 3

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在Xilinx ISE中仅使用查找表实现VHDL/Verilog

vhdl、verilog、lookup-tables、xilinx

有没有办法告诉ISE将我的VHDL/Verilog代码合成只由查找表组成的组合电路？我想避免在技术示意图中使用多路复用器、乘法器等。并且不会因为这个偏好而介意有一个未优化的版本(具有比最优版本更多的组件)。谢谢你，SOCommunity！

浏览 4提问于2011-10-22得票数 2

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如何将verilog函数转换为硬件

verilog、hardware、hdl

我知道，当您创建一个模块的多个实例时，会为每个实例创建单独的硬件。但是函数呢？当我从代码的不同部分调用相同的函数时，到底会发生什么？

浏览 0提问于2015-12-02得票数 1

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什么是weblogic.socket.Muxer？

java、sockets、weblogic、weblogic8.x、muxer

你们中有谁知道WebLogic 8.1中weblogic.socket.Muxer的用途吗？我经常在线程转储中看到类似下面这样的堆栈跟踪： "ExecuteThread: '0' for queue: 'weblogic.socket.Muxer'" id=20 idx=0x68 tid=26709

浏览 2提问于2009-10-26得票数 12

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如何创建一个等待传入图像的DirectShow图，并将它们作为帧添加到视频文件中？

c#、c++、video、image、directshow

如何创建一个等待传入图像的DirectShow图，并将它们作为帧添加到视频文件中？使用GraphEdit或使用C\C++\C# 所以我想有一个图形，它可以工作，并等待图像进入他的任何方式，你认为是最容易的(例如，我们可以有一个文件夹，DSfilter将能够从其中拍摄图像)，并插入该图像作为我们的视频的新帧

浏览 3提问于2009-12-28得票数 1

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为什么在webogic中阻塞weblogic.socket.Muxer线程是可以接受的？

java、multithreading、sockets、weblogic

Ι这真的是我应用程序中的一个阻塞问题吗？weblogic.socket.DevPollSocketMuxer.processSockets(DevPollSocketMuxer.java:92)在线程分析器中显示阻塞，它真的是我应该担心的阻塞线程吗(上面说这不是问题)，但是我不确定阻塞线程的作用是什么？因此，将问题的标题更改如下旧标题- weblogic.socket.DevPollSocketMuxer.processSockets在线程分析器中显示阻塞，它真的是我应该担心的阻塞线程吗？它的<

浏览 0提问于2013-12-06得票数 1

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ModelSim模拟结果与我的多路复用器代码的逻辑不匹配

verilog、modelsim

我用"always“和"case”语句编写了一些关于7对1多路复用器的verilog代码，但当我在ModelSim中进行模拟时，结果似乎并不像预期的那样工作 复用器逻辑的一部分： when SW[9:

浏览 21提问于2019-06-01得票数 0

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如何为多路复用器输入编写代码

arduino

我正在构建一个测试设备，使用一个arduino mega和一个具有4个输入，16个输出的多路复用器来测试16针带状电缆的每条路径。有没有一种快速的方法来构建多路复用器的代码，使其通过每个二进制组合一次？到目前为止，我所能想到的就是将我的测试代码作为一个单独的实例来通过每个组合，即，将我所有的引脚都写低，进行测试，将引脚1写高，<

浏览 0提问于2014-07-12得票数 0

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具有加载/置位、复位、时钟和输入的触发器

verilog

我寻找的不是触发器的硬件语言描述，而是要实现的逻辑门级。在verilog中，我正在寻找的等价物是： if(~reset) elseif(~load)end上面实现的问题是，在我将一个值设置为Q (D=0，Q=0，load=0)并设置load (在图片中设置)=0之后，当我在下一个时钟周期设置换句话说，将

浏览 1提问于2013-11-11得票数 1

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Verilog中的近端语法错误

verilog、hdl

我正在编写Verilog代码，将所有可能的输入组合提供给4:1多路复用器。下面是测试代码的相同测试平台：wire y; FourthQuestion这里可能犯的句法错误是什么？

浏览 2提问于2016-09-10得票数 0

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