如何启动FPGA的ddr内存？

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fpga、riscv、vivado

我有nexys 4 ddr板，板上有128MiB内存，我通过名为memory Interface Generator的Vivado内部IP访问它。但举例来说，不同于BRAM IP，它有一个.coe文件来初始化主板的BRAM，这里对于主板的ddr存储器，我找不到一种用一些数据初始化它的方法。我有一个Ibex处理器，它使用这个内存作为它的主内存，但是现在我不知道如何将我编写的编译代码放

浏览 89提问于2021-11-14得票数 0

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如何在FPGA中读写DDR存储器？

fpga

抱歉的。我要用Artix 7 FPGA构建一个神经网络硬件加速器。但是，块内存没有容量。所以我将使用DDR3内存，它包含在arty a7板上。我想将块内存中的值写入DDR内存，或者读取DDR内存中的值。在FPGA上有读写DDR内存的好方法吗？

浏览 1提问于2019-05-31得票数 1

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有没有一种方法可以只初始化一次DDR3内存，而不浪费写主控逻辑上的资源？

intel-fpga、quartus

我正在尝试将1 GB的数据加载到DDR3内存中，以便稍后将其中的一些用于on-chip计算。数据只需要加载一次，并且永远不会被更改。我认为这可能是浪费(在芯片资源方面)，而且对我来说，实现写主机接口和时钟交叉桥对我来说是非常复杂的。我希望有一种方法可以在将电路加载到芯片上时初始化DDR3存储器，就像使用on-chip RAM一样。我还没有在网上找到任何东西，但我希望这里的人能确认这是否可能，以及可能的方法。我使用的是Quartus Prime和Stra

浏览 3提问于2019-07-07得票数 0

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如何在不使用PS逻辑的情况下将数据从FPGA写入DDR3存储器

fpga、xilinx、xilinx-ise、register-transfer-level

我使用的是zynq7000家族的fpga，我想把数据从我的fpga写到微米ddr3 sdram存储器，而不使用PS逻辑(只使用PL) --我对基于存储器的设计很陌生，我可以帮助使用PL或任何参考来设计逻辑

浏览 6提问于2021-07-14得票数 0

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用PCI EXPRESS实现FPGA到PC机的数据传输

fpga

我使用的VC707 FPGA板，其中包括一个Virtex 7 Xilinx。我想通过PCIexpress将数据从DDR 3内存传输到PC。是否有任何教程可以这样做？

浏览 0提问于2018-05-16得票数 2

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创建UCF文件时出现错误？

vhdl、pins、spartan

在使用以太网在spartan 6上创建一个简单的microblaze之后，使用EDK创建Microbalze会在同一目录的data文件夹中创建一个ucf文件，并且ddr3 IPS I打开了UCF文件：fpga_0_MCB_DDR3_mcbx_dram_dq_pin<0> IOSTANDARD = SSTL15_II;Net fpga<

浏览 2提问于2013-06-10得票数 0

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无法在Modelsim中编译美光的DDR3内存模型

verilog、fpga、hdl、modelsim

我从美光的网站()下载了DDR3库的内存模型，我将使用Modelsim (2019.2)进行模拟测试。vlog +define+sg25 C:/Micro_projects/FPGA/hdl/micron/ddr3/ddr3.v# ** Error: (vlog-13069) C:/Micro_pr

浏览 216提问于2020-05-25得票数 1

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PCIe: lspci展示了“<unassigned>的记忆.”

linux、memory、driver、pci-e

有类似的问题问了这样的问题，但信息似乎没有帮助。我有一个飞思卡尔iMX6芯片运行Linux3.14和Altera开发工具包。当我将工具包(带有Altera的演示PCIe代码)插入到iMX6载波板(PCIe连接)并输入lspci时，我将得到BAR0和BAR1未分配的内存。如果我们更改内存类型并不重要(32位对64位-不预取或不预取)。进去后，在设备下做了一个“回显1>启用”，仍然什么也没有。

浏览 3提问于2016-02-03得票数 1

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使用Vivado IP块将图像块读写到DDR

image-processing、vhdl、fpga、xilinx、vivado

我们正在做的项目中，我们需要在FPGA上做一些图像处理。为此，我们使用运行linaro (Ubuntu版)的ZedBoard。我们已经做的是在Zedboard的处理系统上使用python脚本将图像以二进制形式逐个像素地存储在DDR中。现在我们的任务是读取DDR内存的内容，对其进行处理，并将处理后的输出再次发送回DDR内存。我们使用的是vivad

浏览 34提问于2017-07-03得票数 0

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ISE中我的microblaze系统的.ucf文件出现问题

vhdl、fpga、microblaze

好的，我添加了我的microblaze，从XPS生成了一个topvhdl文件，添加了ucf文件，在我的microblaze中，我有4个GPIO，但我没有把它们的任何引脚放在.ucf文件中，虽然它们在topvhdl现在，我注释掉了顶级vhdl中的所有GPIO引脚，并将我的microblaze系统GPIO与内部信号连接起来，如图所示，这也没有任何问题，我可以生成比特流。现在引起这个问题的是，当我将7个LED端口添加到我的顶级vhdl文件的

浏览 12提问于2013-04-03得票数 1

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如何为我的fpga创建时钟信号

vhdl、clock、xilinx

我的问题很简单，因为我在我的Xilinx sp605板上有一个200 My的时钟，由于我的设计只能在100 my上运行，所以我希望输入时钟是100 my，所以为了实现这一点:我是只需要在UCF文件中写入时钟值，就这样，还是我必须创建一个需要200 my的VHDL组件，并使其成为100 my？= SSTL15_II;Ne

浏览 0提问于2013-06-10得票数 1

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Signal有多个驱动器

vhdl、clock

在转换阶段出现错误，信号clkin2有多个驱动器，但它没有，主时钟信号进入DCM，它产生2个时钟信号，1作为我的VHDL卡的时钟，其他作为microblaze的时钟，clkin2是microblaze的时钟这是我的顶级vhdl的代码：-- micro_top.vhd, fpga_0_MCB_

浏览 3提问于2013-06-12得票数 0

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FreeRTOS堆位于DDR的哪个内存区域(Zynq700设备)？

memory、heap-memory、freertos、zynq

我正在努力理解FreeRTOS中的内存管理概念，如果有人能证实我的理解，我将不胜感激我有一台Zynq7000设备，其中我在SoC的FPGA端实现了一些自定义逻辑和AXI DMA控制器。现在，使用AXI DMA意味着我必须在DDR中为DMA控制器指定一些可以写入样本的内存区域。在我的裸机应用程序中，这是相对简单的，因为我基本上可以在DDR中指定系统未保留的任何区域(我可以从

浏览 6提问于2019-11-23得票数 1

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将C字符串转换为二进制值的数组，然后逐位传输该数组

c、arrays、vhdl、fpga、avr

我想将一个128位的值从AVR逐位发送到FPGA。FPGA期望发生以下事务：4a)时钟信号变高。在前沿，输入值存储在FPGA上的位置i。 CLR_BIT(FPGA_DDR,AVR_EN

浏览 3提问于2016-12-07得票数 2

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从内存中的特定地址开始初始化数组-C编程

c、arrays、shared-memory

：您知道如何从内存中的特定地址(不是虚拟的物理DDR内存)开始初始化结构数组吗？I正在SoC上实现TxRx (ARM-FPGA)。基本上，ARM (PS)和FPGA (PL)通过共享RAM存储器进行通信。目前我是在发送器方面工作，所以我需要不断地加载包，从MAC层到内存，然后我的Tx读取数据并发送到空气中。由于我需要使用特定的内存地址，我感兴趣的是是否可以初始化存

浏览 1提问于2015-02-11得票数 11

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从FPGA到PC的以太网连接

fpga、ethernet

我使用的是一个VC707 FPGA板，其中包括一个Virtex 7系列Xilinx。我希望使用以太网连接将包含在DDR3内存中的数据传输到PC。我在找一个教程来做这件事？我对数据传输的速度没有要求。谢谢你的帮助

浏览 0提问于2018-05-07得票数 1

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Mimas V2 Spartan 6 FPGA闪存问题

verilog、fpga、xilinx-ise

我最近购买了带有DDR SDRAM的FPGA Mimas V2 Spartan6FPGA开发板。我正在使用xilinx ise 14.7，verilog代码，当使用工具conmimasv2_configuration_tool_windows.exe在fpga中加载由xilinx生成的二进制文件时windows可识别fpga使用的端口，但不允许其与通信。https://numato.com/product/mim

浏览 1提问于2017-12-28得票数 1

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如何在实际的FPGA上实现nand2tetris处理器？

cpu-architecture、fpga、intel-fpga、nand2tetris

我学习了nand2tetris课程()，主要目的是学习如何在一个真正的FPGA上构建一个软处理器。如何实现数据内存？我看到有一个DDR

浏览 5提问于2021-03-14得票数 1

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英特尔最大10 DDR输出

vhdl、intel-fpga

我想通过DDR寄存器输出一个时钟信号。目标FPGA是Intel MAX 10 (10M16DAU324I7G) FPGA。我实例化了一个ALTDDIO_OUT组件，如下代码所示。有人能给我提示一下我的问题是什么吗？ieee;use altera_mf.altera_mf_components.all; clk_in : in std_logic

浏览 3提问于2021-03-29得票数 0

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如何强制Linux内核“冻结”(或几乎冻结)几百毫秒

linux、kernel、memory、freeze、testing

我们有一个流媒体视频应用程序，需要大约500 MB/s的PCIe流量从一个定制的FPGA连续1.5小时一次。这个应用程序运行得很好--大部分时间都是这样。但是，我们曾经遇到过这样的情况，即内核似乎一次停止响应服务PCIe或内存请求长达500毫秒。这种情况似乎发生在来自另一个线程的突发文件IO中。有没有办法强制(模拟) Linux内核的全局“冻结”(特别是停止PCIe或所有DDR3内存访问或诸如此类的)，以便

浏览 0提问于2014-10-09得票数 17

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