我有一些参数化的Verilog，我需要动态生成实例模块名称，但我不知道如何在Verilog本身的范围内(即不创建脚本或类似的生成平面Verilog)。 有一点背景，我在一个内存库中有大量的内存模块。我有参数化的模块，它想要使用这个库中的内存。但是，要做到这一点，我需要动态生成模块名称，如下所示
浏览 56提问于2019-05-10得票数 0
我正在做一个项目，通过使用perl脚本语言来简化verilog编程。现在，我想要编写一个脚本来扫描顶级verilog文件，然后生成模块的层次结构列表，这表明我需要从verilog文件中提取模块实例化语句，问题是：
如何编写正则表达式来匹配verilog文件中的模块实例化，因为我们需要知道顶级模块文件的子模块名称。
浏览 1提问于2012-01-30得票数 2
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我想尽可能多地直接从Chisel代码中自动实例化ILA。这意味着实例化一个如下所示的模块： i_ila my_ila(.probe0(a_signal_to_monitor),// and so on
); 我计划将我想要监控的信号存储在一个UInt列表中，以便在模块细化结束时可以生成上面的实例化代码，然后将其复制/粘贴到
浏览 40提问于2020-10-14得票数 1
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我有一个分析Verilog路径的软件，它负责将这些路径映射到对象序列。问题是如何在实例名称序列中找到一个正则表达式来拆分Verilog路径。每个Verilog路径都标识<
浏览 15提问于2017-09-13得票数 2
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我想知道如何在最终生成的Verilog文件中为Seq的每个元素赋予唯一的名称。例如，如果我有fifos的Seq：在生成的Verilog中，我得到了6个实例( Fifo_如何给它们一个唯一的名称？
浏览 1提问于2018-05-23得票数 2
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考虑一个模块，它执行一些简单的算术运算，并由几个参数控制。一个参数控制顶层行为:模块从其模块端口或从其他参数读取其输入。因此，结果要么是动态计算的，要么是在编译(咳嗽、合成)时静态知道的。正如预期的那样，Chisel生成的Verilog对于此模块的不同风格具有不同的模块名称。对于静态已知结果的情况，有一个模块只有一个输出端口和一组内部导线，这些导线被分配常量，然后实现算法来驱动输出。是否有可能要求Chisel或FIR
浏览 13提问于2017-12-20得票数 1
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我实现了一个(工作的)纹波进位加法器，使用生成来创建16个不同的full_adder实例( full_adder按预期工作)：endgenerate然而，我从Verilator那里得到了一个ASSIGNIN错误(文档中写着这个错误对我来说毫无意义，因为两个赋值方程的左边都是子模块的输入，而不是ripple_adder16<
浏览 5提问于2021-12-03得票数 0
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我在verilog中有一个模块temp1，如下所示-------我想从其他模块temp2调用这个模块实例。似乎我不应该从始终块中调用任何模块。我们真的不能从always块中创建模块的实例吗？如果是的话，我怎样才能以其他方式做到这一点，因为只有在时钟处于最前面时，我才不得不调用temp1？
浏览 4提问于2015-11-15得票数 0
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在此测试平台中，我需要查看4个bcd_counter模块的波形，百分之一、十分之一、一和十。有没有办法在单个测试平台中查看这些输出，即使它们是在“秒表”模块中实例化的？
浏览 4提问于2021-11-09得票数 0
这是一个标准的实例化，但是为什么要使用gen_srl16？
我一直认为SRL16E srl16e (...就足够了。
浏览 3提问于2015-08-18得票数 0
我有一个System Verilog模块，它在设计中被多次实例化。每个实例化都需要使用不同的包。实现这一点的最佳方法是什么？16'd2, . }这就是我如何在模块的一次实例化中使用它但是在第二个实例化中，我想使用packageB。
浏览 0提问于2019-07-19得票数 0
我正在尝试创建一个terraform配置文件来创建一个ec2实例。我使用variables.tf文件来放入我所有的变量。它在大多数情况下都有效，但有两种情况我无法实现。任何指针都是非常感谢的。1.使用变量作为aws实例名称。使用var.service_name或"${service_name}"不起作用。ami = "ami-010fae13a16763bb4" .....
浏览 2提问于2019-11-07得票数 0
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enabled = ena; end
endmoduleendmodule
只需将my_clkgate模块源的内容替换为实例到LIB_GATE，并转发所有端口
浏览 3提问于2017-01-23得票数 2
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我想知道是否有可能：
1)加载到包含多个名称的xml文件中2)将这些名称中的每个名称加载到将显示名称的预定义影片剪辑中3)随机化每个名称在给定形状区域中的放置，以便具有名称的影片剪辑将随机填充以形成特定形状
浏览 2提问于2009-11-05得票数 0
在一个系统的verilog设计中，我有一个顶层模块、一个子模块和一个子模块.子模块在顶层module.Top模块中实例化的子模块也具有子子module.The层次树的实例如下所示。module sub_sub()...........`ifndef OFF
<code to a
浏览 10提问于2016-11-10得票数 1
我正在读UVM的食谱，我对显示器、驱动程序和他们的BFM之间的虚拟接口连接感到困惑。这是否意味着可能有多个驱动程序或监视器，或者这是独立于不知道其监视器或驱动程序的接口。有人能帮上忙吗？
浏览 5提问于2018-07-17得票数 0
我以chisel-template为例，尝试使用它的基础设施来运行BlackBox的基本示例，既包括Chisel虚拟部件，也包括取自和的Verilog模块。最后，我将TryBlackBox.v文件定位到src/main/resources/tryblackbox/路径中。
浏览 0提问于2018-10-18得票数 2
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