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我正在尝试用VHDL创建RGB到YUV的转换器。x G + 0.114 x B
在这个公式中，我必须使用和多个浮点数，如0.299，0.587等。如何用浮点数创建可综合的VHDL语言？
浏览 10提问于2019-10-28得票数 2
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我想知道如何在VHDL中用二进制格式表示实数(包括浮点数)。我想在VHDL中编程一个函数，可以接受输入(例如，0.5)，并将其递增0.15，直到它达到10。
浏览 0提问于2013-01-19得票数 0
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我生成了随机浮点数(十进制格式)，并将它们保存在一个文本文件中。我用VHDL写了一个读取这个文件的代码。现在我想将这些浮点数转换成IEEE格式(32 bir或64位)。有没有我可以用来工作的图书馆？或者在VHDL中有任何代码。
谢谢
浏览 1提问于2012-10-15得票数 2
我有n个组件来计算某个散列，我不知道它们什么时候能完成。当它们完成后，它们应该将找到的散列发送到主组件，在那里，哪个散列首先到达主组件并不重要，只要他接收到一个。 有没有一种方法可以在两个或更多的组件同时完成计算它们的散列而不需要n个信号(每个散列一个)进入主节点的情况下避免竞争条件？ 我尝试实现位于主组件和n个组件之间的以下代码，但意识到这没有多大意义，因为仍然存在竞争条件，所有组件都写入相同的hash_in信号。 library ieee;use ieee.numeric_std.all;
-- System to conne
浏览 39提问于2020-06-13得票数 0
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我正在用LFSR在VHDL中实现一个PRNG。LFSR生成均匀分布的数字，但我需要指数分布。因此，我想使用基于IEEE754标准的浮点数，但这不能由Xilinx综合工具合成。是否有任何可合成的库或VHDL代码？
提前谢谢你！
浏览 0提问于2016-01-02得票数 0
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我有一个问题，用HLS工具比编写原始的VHDL / verilog更容易解决。目前，我正在使用Xilinx 7，因为我认为其他一些供应商已经解决了这个问题。p1 <= a x b - c;p3 <= p2 x f - g;目前，如果我用IP加分：
这些工具中有处理浮点数学并让您控制精度的
浏览 4提问于2016-06-01得票数 1
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VHDL中的除法(整型/浮点型)
、、、、
我想在一个周期内(组合电路)将VHDL中的两个数字(16位二进制)相除。分子是一个整数。分母是一个浮点数。结果应为float。我应该使用什么算法来执行除法。
请帮帮忙
浏览 1提问于2013-10-03得票数 0
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我想用vhdl实现幂函数，其中幂是浮点数，数是整数(将始终是"2")。我想计算所有可能的输出，并将它们保存在ROM中，但我不知道幂的范围。
浏览 4提问于2013-04-29得票数 5
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我希望一个输入(滴答)有两个信号(overflow1和set1)。generic map (border => 5, width => 4) tick => overflow1 [...] set1, -- overflow1 and set1 are these signals x => count2,所以我想填补这方面的空白。我希望你能理解
浏览 10提问于2013-08-01得票数 0
关于如何在VHDL和SystemVerilog之间传递2D数组的文档似乎很少。我在VHDL中有以下类型的端口： type my_array_t is array (natural range <>) of std_logic_vector我尝试过在SystemVerilog中使用不同的数组类型组合(完全打包，完全解压)，但都没有效果。请注意，在我的例子中，我没有更改VHDL声明的自由，我必须找到一种方法使它完全从System
浏览 11提问于2022-05-20得票数 0
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我有一个设计，其中我使用的IP模块生成的晶格钻石。它使用随钻石提供的Macxo3l库作为供应商库。ghdl -i --workdir=work src/*.vhd
但是，我一直无法使用在这里，我使用了我在找到的引用的命令VHDL_S
浏览 2提问于2019-07-03得票数 2
来自Python背景，这是我的第一个简单的Bash脚本，它不工作。我很困惑。RTCHOST='192.168.0.143'echo Panel1: $PANEL1echo Panel2: $PANEL2echo Consumption: $PANE
浏览 0提问于2022-11-05得票数 4
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我需要在DO文件(TCL)中创建两个线程，用于将数据驱动到FPGA输入。线程2:当A_IN为高电平时，将输入提供给逻辑B中的B_IN，否则忽略B_IN。通过访问B_IN，我可以在合成后的模拟过程中驱动B_in。我无法创建两个不同的线程来持续监控A_IN和驱动DATA_IN到FPGA。
如何在TCL中创建线程？线程是否会在modelsim 10.5c中</em
浏览 10提问于2019-11-22得票数 0
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如何禁用对文件中一段文本的解析？
、、、、
`pragma TOKEN2_NAME TOKEN2_VALUE`pragma TOKEN4_NAME TOKEN4_VALUE} VHDL_TEXT{
}
我需要将VHDL文本传递给输出文件。{ append
浏览 3提问于2015-01-04得票数 0
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我想阅读浮点数的特殊位置，如x。C语言的情况很简单，如下所示对于浮点数，不允许使用Python的“&”掩码操作。那么如何在Python上实现呢？
浏览 2提问于2019-10-05得票数 1
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晚上好，我正试图用vhdl实现一个8位的全加器，但为此我需要使用8个完整的1位满加法器。我知道如何做8位全加器，但我不知道如何使用8位全加器。S2 <= num1 and carry_in;carry_out <= S1 or S2 or S3;基本上，我需要使用1位加法器来实现一个完整的8位加法器.我已经实现了完整的1位加法器，但我不知道如何使用它形成一个8位加法器。
浏览 0提问于2018-06-21得票数 0
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如何在VHDL中模拟堆栈或队列的行为？有什么建议吗？
我曾经想过使用一些东西，比如位的逻辑移位操作，但是如何检查堆栈为空的约束或堆栈溢出的情况？
浏览 3提问于2009-02-28得票数 2
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我是VHDL的新手，对于我的项目，我需要使用浮点值。我在设计中使用了可变数据类型。要有浮点值，我可以使用实数据类型，但实数据类型是不可综合的。在下面我已经给出了我的代码。在cA部分中，我将它除以2，其中需要浮点数。但是vivado软件正在舍入这个数字。另外，在cA部分之后，我需要用sqrt 2乘以cA，这是一个浮点数。在我的VHDL代码中有什么解决方案可以有浮点数吗？非常感谢。
浏览 6提问于2021-12-16得票数 1
我需要对存储为std_logic_vector信号的IEEE754浮点数进行操作。(我想我需要在转换过程中的某个地方定义位数？)编辑:代码是可合成的，但我得到了警告。" line 1515: VHDL Assertion Statement with non constant condition is ignored."float_pkg_c.vhdl" line 1600: Index value(s) does not match array range, simulation misma
浏览 1提问于2012-09-03得票数 2
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