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1:0] var = {16'h30, 16'h40}; 这不起作用： logic [1:0][BITWIDTH-1:0] var = {BITWIDTH'h30, BITWIDTH'h40}; 如何在上面的代码行中使用参数
浏览 516提问于2019-10-01得票数 1
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我正在Verilog建一个4位ALU。我们已经建立了一个使用大门的位置，点击和拖动部分Quartus，现在我们正在做Verilog。在第一个任务中，我将一些值设置为VCC，一些设置为GND。我能在Verilog做这件事吗？这是第一个位B值。如何在Verilog中复制，将I2和I3设置为VCC？
这是我的4x1 MUX代码：
浏览 2提问于2018-04-11得票数 0
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我有一个输入、输出模块，如：input [2:0] range;output [4:0] sig_out;initial start = 3'b2;
ra
浏览 7提问于2022-09-09得票数 1
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我初始化一个寄存器并对其进行一些操作，即prev的值。当我在0点中添加新值时，程序的迭代被移到1点。yreg = SIGNAL; //here SIGNAL is an input to the program
然后，我希望稍后访问寄存器中0点和1点的值，以便进行计算。我该怎么做？当我看到这一点时，我的假设是，使用方括号访问寄存器的某个索引并不是正确的语法。如何正确地访问寄存器索引中的信息？我很难找到这方面的信息。很抱歉，这个问题可能很
浏览 1提问于2018-07-31得票数 0
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我对verilog有点陌生，我有一个问题让我很困惑。我有一些常数参数，特别是近1023个参数，其中c0，c1，c2 .c1022，每一个都是10位长。我还有一个向量r 1022:0，长度为1023位。我的任务是计算从0到1022之间变化的ci*ri，最后取我在get.When中所做的1023 10位向量的xor，在模拟中，verilog在时间0处生成赋值语句的输出。verilog如何在0时生成输出？
浏览 0提问于2019-01-03得票数 1
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如何在verilog中初始化参数类型数组，其中每个成员都是32位十六进制数字？我已经尝试过以下方法，但是它给了我语法错误。.};
我正在使用最新版本的iverilog进行编译。
浏览 0提问于2014-10-10得票数 0
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所以我试着用逻辑门在Verilog上写一个简单的2-1mux，我不知道我做错了什么。我理解如何使用数据流编写相同的mux，但我想知道实际问题是什么。我在网上找不到任何表明上面的代码不起作用的东西。
浏览 0提问于2016-02-10得票数 0
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我正在用Verilog做我的第一个学生项目。我的项目是使用定点算法(s4.27)中的“泰勒级数”来计算以2为底的对数。我也在我的代码中实现了Horner方法。我正在使用Icarus verilog进行编译。
我确信有bug，但目前我的新手眼睛无法注意到它。我遗漏了什么？
浏览 1提问于2018-01-23得票数 0
我试图在Verilog设计中实例化一个VHDL组件，作为在另一个复杂设计中测试一个除法函数的一部分。获取语法错误： end case;我的Verilog,
.rezultat[
浏览 9提问于2020-05-16得票数 0
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在windows上，我使用_vsnwprintf_s()来支持变量参数。因此，它支持以下格式。Log0(L"111");Log2(L"%s, %d", L"33", 44);Deb
浏览 4提问于2015-03-24得票数 0
我试图在C++中向注册表中添加一个宽字符串。问题是RegSetValueEx()函数不支持宽字符，它只支持BYTE类型(BYTE = unsigned char)。myPath)); // error: cannot convert argument 5 from WCHAR* to BYTE*还有别的办法吗？还是有一种<
浏览 3提问于2015-09-04得票数 0
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我正在尝试用Verilog/SystemVerilog编写一个可合成的3D光栅化器。现在的光栅化器并不是真正的3D光栅化器:它只接收6个用于顶点位置的32位浮点数(vertA_pos_x，vertA_pos_y，vertB_pos_x，vertB_pos_y，vertC_pos_x，vertC_pos_y光栅化过程的这一部分足够复杂，足以暴露我的疑虑，所以我将停止解释我将如何在这里进行。现在我想知道的是如何在Verilog<
浏览 1提问于2010-07-05得票数 3
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我正在为一个类实现DDR SDRAM控制器，并且不允许使用Xilinx MIG内核。我确信这在模拟中工作得很好，但在我看来它看起来不是可合成的。发帖者说，这应该会在1076.6-2004年得到支持。这是否推断出两个触发器，一个在上升沿，另一个在下降沿，其输出都馈入2:1多路复用器？我希望避免必须实例化DCM，因为跨越这些时钟域肯定会减慢我的速度，并会增加不希望的复杂性。如何在Verilog中接收DDR数据？
作为参考，我们必须用Verilog编写代码，所以我不太确定如何
浏览 4提问于2018-04-07得票数 0
我甚至不需要在使用Firefox调试器时使用urldecode，它是自动完成的。 echo $encData;我得到了我的响应，但它没有解码，即使我使用urldecode()或rawurldecode()
浏览 3提问于2014-12-27得票数 0
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我的乘数函数是从quartus软件中的现有库创建的，并被设置为带符号乘法。我真的不知道发生了什么事，感谢任何人的帮助！谢谢!
浏览 1提问于2017-02-27得票数 0
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我试图将LSTM配置转换为Python，但无法找到对以下NDL原语的支持
RowStack，RowSlice --这些原语有什么替代品吗？如果不是，
浏览 6提问于2017-01-24得票数 0
当我实例化一个模块，并且我只关心输出中的一些位时，有没有一种简明的语法来丢弃这些位？就像这样( );
在本例中，my_module中的信号some_output是9位宽，但我只想将低8位插入到important1中。我可以用所有的9位做一个信号，然后选择其中的8
浏览 0提问于2011-07-26得票数 2
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我正在使用verilog编写一个依赖于参数的FIFO。我现在调试它有困难(这就是它有点混乱的原因，抱歉！)在实现此寄存器时，我希望对其进行转换，以便弹出位_listN-1中的值，同时将寄存器的其余部分移动到N-1。full=1; full=0;
浏览 1提问于2020-01-04得票数 0
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在systemverilog中，它允许将参数数组传递给较低的模块。目前，我有两个.sv模块，它们的参数都使用这样的特性。下面，lowMod正在uppMod中实例化。endmodule
在声明参数数组时，它
浏览 4提问于2015-07-31得票数 0
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我想要写一个VPI/PLI接口，它将打开音频文件(即wav、aiff等)并将数据呈现给Verilog模拟器。目前我正在使用Icarus，希望使用libsndfile来处理输入文件格式和数据类型转换。我不太清楚在C代码中使用什么.已经看过IEEE 1364-2001，仍然搞不清楚我应该使用哪些功能。
理想情况下，我希望有一个verilog模块，具有数据端口(串行或并行)，时钟输入和启动/停止引脚。我想实现两个模块，一个用于从文件中回放，另一个用于记录正
浏览 4提问于2011-06-16得票数 5
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