如何在testbench VHDL中使用for循环完成多个输入组合？

-- 定义被测试的模块
entity DUT is
    port (
        A, B : in std_logic;
        -- 其他输入输出端口
    );
end DUT;

architecture Behavioral of DUT is
begin
    -- 模块的行为描述
end Behavioral;

-- 定义testbench
entity DUT_tb is
end DUT_tb;

architecture Behavioral of DUT_tb is
    -- 定义信号
    signal A, B : std_logic;
    -- 其他信号
    
begin
    -- 实例化被测试的模块
    DUT_inst : entity work.DUT
        port map (
            A => A,
            B => B,
            -- 其他输入输出端口连接
        );
        
    -- 测试过程
    process
    begin
        -- 使用for循环完成多个输入组合
        for i in 0 to 3 loop
            case i is
                when 0 =>
                    A <= '0';
                    B <= '0';
                when 1 =>
                    A <= '0';
                    B <= '1';
                when 2 =>
                    A <= '1';
                    B <= '0';
                when 3 =>
                    A <= '1';
                    B <= '1';
            end case;
            
            -- 调用被测试的模块进行测试
            -- ...
            
            -- 结果验证和输出
            -- ...
            
            -- 可以使用assert语句进行结果验证
            -- assert ...
            
            -- 可以输出结果到文件或显示在终端
            -- report ...
            
            -- 可以延时一段时间，模拟时钟周期
            -- wait for ...
        end loop;
        
        -- 结束测试
        wait;
    end process;
    
end Behavioral;