我正在使用进行静态随机存取存储器行为模拟。有了,我希望用一个商业的编译verilog的静态随机存取存储器编译器来取代它,这样我就可以对整个设计进行综合,包括静态随机存取存储器。我想知道如何使用像SyncReadMem()这样的chisel mem API来生成一些像rocketchip那样的sram verilog?
我有一个arff文件,其中包含700 entries,每个42000+ features用于NLP相关项目。现在格式是密集格式,但如果使用稀疏表示,则可以大大减少条目。我正在运行一个core 2 duo machine with 2 GB RAM,尽管将限制提高到1536 MB,但我还是得到了memory out of range eception。