我使用凿现场可编程门阵列开发，为Vivado "regn-1:0 = 90“是effective.Many模块没有复位输入，所以我不能使用RegInit。我在google chisel-users forum上看到了同样的问题，但没有回答。
浏览 26提问于2021-09-01得票数 2
我将使用Chisel3来构造一个寄存器集。Chisel代码是：但是合成的Verilog代码是： reg[31:0] register_set_1; reg
浏览 0提问于2017-03-17得票数 3
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作为学习如何用Verilog编写函数的任务，我试图编写一个函数，它只计算给定向量中的函数数： parameter n = 4; begin
if (a[i] ==1'b1)begincount_ones=count_ones+
浏览 0提问于2020-08-20得票数 2
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我试图在verilog中初始化一个2d数组，如下面的代码片段所示。parameter N=4; reg [N-1:0] result_c;
错误:HDLCompilers:27- "Combinational_output.v“第24行'number_c‘错误的非法重声明:HDLCom
浏览 5提问于2017-01-30得票数 1
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我刚刚开始学习verilog，我在一些事情上遇到了麻烦。我已经找到了一些资源来帮助你，但是有些事情并不清楚，我需要具体说明。我有一个D触发器下面的代码。我也理解in和out的声明是如何工作的。我不明白的是寄存器。parameter n = 1; //
浏览 0提问于2017-11-10得票数 1
由于某些原因，<操作符返回0，尽管a显然小于0。只有在使用a[15]检查符号位时，该函数才能工作。N = 16;assign a = -100;
abs= (a < {N{1'b0}}) ?
浏览 9提问于2014-06-22得票数 1
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我正在寻找Systemverilog中"automatic“的好处。我已经看到了“自动”阶乘的例子。但是我不能通过它们。有人知道我们为什么用"automatic“吗？
浏览 1提问于2015-06-22得票数 8
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我正在学习verilog，作为我大学课程的一部分，但是我的模块讲师离开了，所以我希望能在这里得到一些帮助，module bin_n_gray#(parameter n=4) (input [n-1 : 0] gray, output [n-1 : 0] bin);
always @ (*)for(i = 0; i < n; i =
浏览 3提问于2016-04-23得票数 1
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我有两个代码，一个是Verilog的，另一个是vhdl的，它用一个16位二进制数来计算一个数字。两者都做同样的事情，但是在使用Xilinx进行合成之后，我得到了不同的合成报告。Verilog代码： input [15:0] A, );
always-25和20中使用
浏览 3提问于2017-11-04得票数 1
从几天内编写verilog代码，我有一个问题是‘我们能在生成块中编写生成块吗？’我正在写一个RTL，如下所示：reg [DATA_WIDTH:0] flops [n-1:0];
if (n > 0) beginif (en) begin end end
en
浏览 3提问于2016-08-02得票数 0
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在VHDL中，我可以很容易地做到这一点：我想要可合成的常量，这样当FPGA启动时，这个数组就有我提供的数据。这些寄存器接线到VCC或地，以表示1或0。然后，我可以使用它们来生成波形。此外，我想有2D字节数组，这是在verilog世界的3D。
浏览 0提问于2013-01-03得票数 7
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我们是否可以使用case语句具有可伸缩性的语法？让我用一个例子来解释: Muxalways @(A[1:0]) begin 2'b00 : select = 4'b1110; 2'b10 : select = 4'b1011; endcase3行选择行
always @(A[2:0</e
浏览 10提问于2014-01-28得票数 2
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以下是一个模块的Verilog代码，该模块原则上应对8位寄存器执行以下操作： 00000001 00000010 00000100 . 01000000 10000000 01000000 00100000);
input reset;reg [WIDTH-1:)
pos_count <=0
浏览 26提问于2020-04-19得票数 1
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下面的配置...if(myreg) begin <events> end ...在不引用特定位的情况下，如何处理填充数组中对"myreg“的引用以及位之间的逻辑操作？编辑:请你提供你解释过的行为在哪里被记录下来？，因为这个语义结构是允许的，我想应该有一些关于它的文档.谢谢!
编辑1:到目前为止，谢谢你的所有答案。让我们重新关注以
浏览 4提问于2016-04-20得票数 1
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使用一些模拟器(例如：VCS)下面的代码正在传递，其中一些代码会导致编译错误(例如，Xcelium)：例如：`定义MAX_SIZE 8；
谁知道为什么有些模拟器会在末尾加上";“符号呢？诚挚的问候,
浏览 0提问于2020-06-05得票数 0
我在Verilog中有一个256位的值：我想要定义一个系统任务$foo，它使用VPI调用外部C，所以我可以这样调用$foo：现在，在函数'foo‘的C定义中，我不能简单地将参数读取为整数(PLI_INT32)，因为我有太多的位来适应其中之一。}
如您所见，这段代码将参数读入字符串，然后打印出字符串中的每个字符(也称为字节)。例如，如果我按以下方式分
浏览 5提问于2010-02-17得票数 7
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我是一个Verilog新手，我试图实现一些非常简单的逻辑来产生一个精确宽度的脉冲。我使用的是ICE40 FPGA开发板和IceStudio。下面是我想出的代码：reg OUT;
shifter <= 15'b01;
always @(posedge CLK我在网上找到的每个教程都讨论“总是@(posegde)”或
浏览 1提问于2018-11-07得票数 1
我用凿子设计了一个寄存器的网格数组，比如32x32字节的D触发器，试图用凿子实现这样的并行硬件拱。firrtl文件就像100 k行，看起来像一个netlist。那么，从firrtl到verilog的翻译所花费的时间就像很多小时。在这段时间内，处理只安排在一个CPU上。你能告诉我如何使它在CPU上并行运行吗？关键代码：
浏览 1提问于2017-06-30得票数 2
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连接输入很容易(请参阅下面的代码)，但我很难连接输出。这是我的密码：reg select; // Select multiplexer output.
wire[4:0] result; // Output of the multiplexer.multiplex32_2 mul({27'h0, a}, {2
浏览 0提问于2015-09-22得票数 0
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编辑:只有通过截图(，)和下面的代码，你仍然可以理解我在这里的目标，以防你不想读课文。我想我是这样描述的，well...can，有人解决了这个问题吗？我试图模仿它( )，但只针对串行输入部分(MSB，LSB)。1
浏览 0提问于2018-12-15得票数 1
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