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沙龙
2
回答
当我
尝试
检查
一个
always
块
中
的
两个
输
入时
,
我
得
到了
推断
的
闩
锁
警告
,
并且
我
的
代码
在
Verilog
中
运行
不一致
verilog
我
试着设计简单
的
电路,
我
有
两个
按钮作为输入和8个leds作为输出,每
当我
按下其中
一个
按钮时,
我
想将位移到左侧,最后一位也将被设置为1,如果按下其他按钮,位将被移到右侧。这是
我
的
代码
。为了解决这个问题,
我
尝试
使用posedge
always
@(posedge pushbutton1 or posedge pushbutton2) 但在这种情况下,
我</em
浏览 33
提问于2020-07-22
得票数 0
2
回答
约简操作符不能正常工作。
verilog
、
counter
、
system-verilog
、
hdl
、
fsm
我
有
一个
FSM设计,它使用计数器
在
特定状态内计数,直到表达式&counter生成TRUE为止,但是当它完成时(获得1111.111-通过模拟器进行
检查
),&counter永远不会去HIGH,
并且
像无限循环一样
在
状态上停滞
我
将在
代码
中提供
我
的
buggy部分。
我
在
verilog
很新,所以希望这是
一个
很容易抓住
的
问题。
浏览 2
提问于2015-11-10
得票数 0
回答已采纳
1
回答
不完全赋值和
锁
存
verilog
、
modelsim
当不完全赋值时,我会得到
一个
锁
存器。但是为什么我会在下面的例子
中
得到
一个
闩
锁
呢?
我
认为不需要F输出
的
锁
存,因为它是
在
SEL
的
所有值
中
定义
的
。
Verilog
代码
: if (ENB) Q=D;
浏览 1
提问于2019-08-25
得票数 1
回答已采纳
2
回答
为什么这段
代码
会被
推断
为
闩
锁
?
verilog
、
vivado
、
circuit
我
目前正在使用Vivado
中
的
Verilog
代码
,尽管我指定了所有可能
的
路径,但在合成阶段
我
还是收
到了
“变量
的
推断
锁
存”消息。=1) begin end bin = peram[addr];end if (dvalid
浏览 2
提问于2020-06-15
得票数 1
回答已采纳
2
回答
关于由"case“语法生成
的
闩
锁
mips
、
verilog
、
system-verilog
我
理解
在
systemverilog中使用case语法时,我们需要充分描述所有的组合,或者添加
一个
默认值以避免
闩
锁
。下面是
我
的
示例
代码
,没有生成
闩
锁
:input logic[2:0] op,); begin,这是Quartus II给出
的
结果:
警告
(1
浏览 0
提问于2015-06-22
得票数 1
回答已采纳
2
回答
警告
:为变量'w_addra_t‘
推断
锁
存器(
在
Verilog
/SystemVerilog和for循环中)
verilog
、
system-verilog
、
inferred-type
当我
设计
一个
简单
的
双口RAM
块
时,
我
有
一个
推断
的
锁
存问题。由于
代码
大小很大,
我
刚刚嵌入了这段
代码
,如下所示:
always
_latch for (i=0;i<NUM_RAMS;i=i+1) beginend w_addra_t[bank_addra[i]]
浏览 10
提问于2021-01-14
得票数 0
回答已采纳
2
回答
始终阻止行为不符合预期
verilog
我
正在用
verilog
做
一个
状态机来实现基于用户输入
的
某些算术函数。然而,
我
遇
到了
一个
问题;
我
的
第
一个
always
块
,即处理我
的
重置和维护正确状态
的
块
,行为不符合预期;它没有正确地更新状态。
代码
如下:
always
@ (posedge CLOCK_50 or negedge RESET) b
浏览 0
提问于2013-11-21
得票数 1
1
回答
尝试
将零位加载到寄存器是
verilog
verilog
我
正在使用modelsim和
verilog
,目前正在
尝试
使用8位乘法器构建
一个
32位乘法器。I将乘法分成16个阶段,其中
在
每个阶段
中
,I将来自
一个
数字
的
8位与另
一个
数字
的
8位相乘,从而总共覆盖2个完整
的
32位数字。
当我
试图加载
一个
“零字节”(8位
的
0,它位于ine数字
的
某个位置)时,
我
遇
到了
<
浏览 0
提问于2018-06-08
得票数 0
1
回答
当我
使用for循环时,如何修复
推断
闩
锁
错误?
verilog
我
正在实现
一个
模块来计算输入向量
中
的
‘1’
的
数量,
并且
无法修复
推断
锁
存器错误。
警告
(10240):
Verilog
HDL始终
在
掩码处构造
警告
( 15 ):
推断
锁
存器用于变量“/var/www/
verilog
/work/vlgaaQTZu_dir/top_module.v
浏览 2
提问于2019-01-05
得票数 0
6
回答
您是否应该删除
Verilog
或VHDL设计
中
的
所有
警告
?为什么或者为什么不?
verilog
、
vhdl
、
fpga
、
intel-fpga
、
asic
在
(常规)软件
中
,
我
曾在一些公司工作过,在这些公司
中
,使用了gcc选项-Wall来显示所有
警告
。然后他们需要被处理。
在
使用
Verilog
或VHDL进行非平凡
的
FPGA/ASIC设计时,经常会出现许多
警告
。
我
应该担心他们所有的人吗?你有什么具体
的
技巧可以推荐吗?
我
的
流程主要是针对FPGA(特别是Altera和Xilinx ),但我假设同样
的</em
浏览 6
提问于2010-04-27
得票数 6
回答已采纳
2
回答
顺序逻辑与组合逻辑(
Verilog
和VHDL)
vhdl
、
verilog
、
hdl
以下
代码
-1和
代码
-2
在
Verilog
中
是等效
的
,这是真的吗?
代码
1 begin A <= 0; A <= 1; end 同样
的
事情
在
VHDL
中
也是如此吗?我们可以说以下内容是等价
的
(
Veri
浏览 4
提问于2014-03-12
得票数 0
1
回答
Verilog
代码
运行
在模拟
中
,正如我所预测
的
,但在FPGA
中
没有
运行
。
verilog
、
fpga
、
xilinx
、
hdl
、
synthesis
我
试着写
一个
UART发射模块。它从数据7:0
中
获取数据,然后通过Tx串行发送。
我
编写了
一个
名为Tester
的
模块来测试发射机。它模拟在Isim,正如我所预测
的
,但没有
在
斯巴达-6。
我
用示波器看了Tx引脚,
我
只看
到了
逻辑1,
我
无法检测到问题。
我
做错了什么?=1; durum=IDLE; sendbyone=0;
浏览 2
提问于2014-06-30
得票数 1
回答已采纳
3
回答
当无法避免
闩
锁
时该怎么办?
hardware
、
verilog
、
fpga
、
xilinx
我
知道
锁
存器
在
硬件和
Verilog
编码
中
是不受欢迎
的
。但是,
我
有时会遇到无法避免
闩
锁
的
情况。是
一个
闩
锁
。
我
看不到有任何其他
的
方式来写这篇文章。
我
只想让random_done
在
30个班次
的
random之后有数据。如果
我
以这种方式实现它,我会被
警告</e
浏览 0
提问于2013-03-10
得票数 3
回答已采纳
4
回答
具有
always
_comb构造
的
Systemverilog问题
verilog
、
system-verilog
我
对这个SystemVerilog
代码
有问题。以下是
代码
: endm = 1; endcaseendmodule
我
正在
尝试
用Booth
的
算
浏览 1
提问于2011-05-19
得票数 2
1
回答
在
Verilog
中
的
算术方程除以有时钟
的
级别,收到“舱口
警告
”,请提出建议。
verilog
、
fpga
、
fsm
、
integer-arithmetic
(
我
原来
的
公式也很好,但同样
的
警告
锁
锁
问题)。第
一个
问题:
我
真的在做什么吗?Quartus II是在生成“数据路径”吗?硬件/能源真的被节约了吗?
我
是新
的
verilog
和数字设计
在
一般和教我自己,请纠正
我
,如果
我
的
观念是错误
的
。这个程序
运行
正常,输出是预期
的
,但是
浏览 5
提问于2016-02-29
得票数 0
回答已采纳
2
回答
为什么不直接将更改写入输出寄存器?
verilog
我
对
verilog
很陌生。
我
发现了这个pwm
代码
: input clk, input [CTR_LEN - 1 : 0] compare,); reg [CTR_LEN - 1: 0] ctr_d, ctr_q; end else begin ctr_q <= ct
浏览 1
提问于2015-12-19
得票数 3
回答已采纳
1
回答
使用Java实用程序加载到Oracle
中
java
、
sql
、
oracle
、
loading
我
使用自定义
的
Java实用程序将大约一百万条记录加载到Oracle
中
。Java实用程序是多线程
的
,
并且
在过去
运行
过无数次,没有任何问题。
我
的
问题是,
当我
第一次开始加载时,它是闪电般
的
速度,大约每小时15万个对象。大约一
两个
小时后,性能会大大降低到每小时6000个对象左右。
我
几乎可以肯定
我
的
性能损失与Oracle有关,但我不知道是什么原因。Orac
浏览 0
提问于2013-11-28
得票数 0
5
回答
Verilog
always
阻塞语句
verilog
我
只想知道这两种说法之间
的
区别 begin end
always
@(CLK)
浏览 0
提问于2013-05-30
得票数 0
1
回答
哪种方式更好地
在
Verilog
中
编写寄存器路径
verilog
解决方案1
always
@(posedge clk or negedge rst_n) q <= da; q <= db; q <= dc;reg qw, qr;if (en_a)else if (en_b)else if (en_c)
always
@(posedge clkr
浏览 4
提问于2014-08-18
得票数 3
3
回答
如何通过阻塞分配获得
锁
存器?
system-verilog
、
vivado
我
的
问题强调了结构元素
的
修正!(然后可以
在
不同时刻到达
锁
存器,物理hardware)a是a_input
的
改进梳/
锁
存版)。维瓦多不会把它合成成
闩
锁
。
我
怎么才能弄到
锁
浏览 6
提问于2020-04-09
得票数 0
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