我们的模拟器允许VHDL / Verilog混合，我们的设计使用用VHDL编写的IP (否则，我们的设计主要是Systemverilog)。我们遇到了问题，因为参数重写不能正常工作，我们从模拟器的文档中找到了以下语句：
默认情况下，当在VHDL设计单元内实例化Verilog模块并完成默认绑定时，VHDL泛型将使用位置映射映射到Verilog这是说VHDL泛型到Verilog参数的映射是使用
浏览 0提问于2018-07-31得票数 0
我试着用维里罗格中的一些例子开始一门小课程，在花了很多时间寻找最好的模拟器或IDE来练习一些例子之后，我没有弄清楚如何在Ubuntu12.04上使用它。所以，我有两个问题：Linux中最好的模拟器(或IDE)是什么？
浏览 0提问于2012-11-15得票数 10
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在verilog中，我可以通过使用标准verilog模拟器标志将测试用例的名称传递到模拟中：然后，在verilog代码中，我可以这样做：fid = $fopen(`TESTCASE);
然而，在VHDL中，我并不是不知道达到类似效果的最佳方法。基本上，我想运行一个shell脚本来调用VHDL模拟器并编译我的VH
浏览 1提问于2019-05-22得票数 1
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用于模拟和开发硬件和协议的工具
、、、、
我想涉足硬件和协议的设计，特别是无线mesh网络的设计。有没有一种基于软件的替代方法来设置FPGA并为其编写代码？是否有适合为此类设备编写/设计协议的工具？
浏览 1提问于2008-10-03得票数 2
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我正在考虑在下学期上一门叫做“数字系统架构”的课程，我知道我们需要用一些编程语言来编程微控制器，比如C、C++、verilog和VHDL。此外，我知道基本的verilog和VHDL。
浏览 0提问于2012-09-13得票数 1
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我想知道verilog和汇编语言的区别是什么。
下个学期我们将使用微控制器，但我想在学期开始前了解一点。我一直在做很多关于低级编程的研究，到目前为止，我对汇编语言有了很好的理解，但我在试图理解Verilog和VHDL时感到困惑。
浏览 2提问于2014-01-04得票数 2
您能在systemverilog文件中导入vhdl包吗？假设我有一个VHDL包： use ieee.std_logic_1164.all;
packagestd_logic; end record;
我可以在这样的系统Verilogtypedef struct packed {
bit
浏览 24提问于2022-01-19得票数 -1
6回答
多年来，我参与了许多基于微控制器的项目；主要是Microchip的PICs。我使用过各种微控制器模拟器，虽然它们有时非常有用，但我经常发现自己很沮丧。在现实生活中，微控制器从来不是单独存在的，固件的行为依赖于环境。然而，我用过的SIM卡都不能对微控制器之外的任何东西提供良好的支持。这样的事
浏览 0提问于2008-12-17得票数 15
我正在尝试访问一个模拟器配置参数run_mode，这个值作为一个BRUN变量存储。我使用下面的代码来访问specman中的参数。
浏览 5提问于2014-10-22得票数 0
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VHDL和Verilog具有相同的用途，但大多数工程师都喜欢这两种语言之一。我想知道谁喜欢哪种语言。
关于Verilog和VHDL之间的分离，有许多神话和共同的智慧。所以我的问题是:有谁能提供定量数据的来源来说明谁使用VHDL，谁使用Verilog？再说一次，我在寻找数字，而不是直觉和一般的指示。
浏览 11提问于2011-02-11得票数 13
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考虑以下模块： assign y = xi*xi + xq*xq;我知道我的单个任务实际上被分解为三个步骤:两个平方和一个加法。我的问题是合成器将如何决定中间步骤xi*xi和xq*xq的位宽？ module power(input [11-1:0] xi,xq,output [22-1:0] yy);
wire [21-1:0]
浏览 2提问于2017-10-10得票数 1
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我目前正在尝试在我的Verilog设计中使用某些遗留的VHDL代码。虽然可以在Verilog中实例化VHDL模块，但我找不到在Verilog中调用VHDL函数的方法。(除了将其包装在VHDL模块中并实例化该模块之外)。有没有办法在Verilog中直接调用VHDL函数？
浏览 1提问于2016-04-21得票数 5
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我刚刚发现，如果使用VHDL，Cocotb提供的示例在我的情况下是行不通的，因为我的模拟器没有FLI (外国语接口)。令我惊讶的是，这个例子适用于Verilog。据我理解，Verilog使用的不是FLI，而是VPI。
有人能解释一下如果需要FLI是强制性的吗?在Cocotb中有什么功能可以启用它呢？另一个问题:如果我的顶部是Verilog，但我的其余设计是用VHDL设计的，那该怎么办？它应该有效吗？
浏览 3提问于2016-11-09得票数 4
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如今，用VHDL或Verilog进行硬件设计更像是编程。然而，我看到大家对VHDL/Verilog编程的讨论并不是那么积极。有没有用Verilog/VHDL/SystemVerilog或SystemC进行硬件设计的论坛？
浏览 1提问于2010-07-01得票数 26
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我试图连接VHDL模块的输出整数端口到信号。这个信号将连接其他模块。(这个模块用Verilog写)。但我遇到了这个
我还必须说，我可以生成比特流。没有问题。
浏览 9提问于2019-09-23得票数 0
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关于如何在VHDL和SystemVerilog之间传递2D数组的文档似乎很少。我在VHDL中有以下类型的端口： type my_array_t is array (natural range <>) of std_logic_vector从SystemVerilog实例化VHDL模块： .my_input(my_input_s),
.my_output(my_output_s请注意，在我的例子中，我没有更改<e
浏览 11提问于2022-05-20得票数 0
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我在文档中找不到用icarus将VHDL代码转换为Verilog的例子。我发现了如何对VHDL 做verilog。我试图修改命令以在上执行VHDL转换：button_deb.vhdl:3: syntax error我的VHDL代码错了吗？或者是iverilog命令出错了？
浏览 14提问于2016-01-06得票数 1
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