我在verilog代码中得到错误的秒表在Altera DE1
FPGA开发板上的秒表在Altera DE1上出现错误的原因可能有多种。以下是一些可能的原因和解决方法：
- 时钟频率问题：在FPGA设计中，时钟频率是非常重要的。如果时钟频率设置不正确，可能会导致秒表计时不准确或出现错误。建议检查时钟频率设置，并确保其与设计要求相匹配。
- 时序问题：FPGA设计中的时序是非常关键的。如果时序不正确，可能会导致秒表计时出现错误。建议仔细检查设计中的时序约束，并确保其满足设计要求。
- 状态机设计问题：秒表通常使用状态机来实现计时功能。如果状态机设计有误，可能会导致秒表计时出现错误。建议仔细检查状态机设计，并确保其正确实现了秒表的计时逻辑。
- 输入信号问题：秒表通常需要接收外部输入信号来触发计时操作。如果输入信号有问题，可能会导致秒表计时出现错误。建议检查输入信号的连接和触发逻辑，并确保其正确工作。
- 显示问题：秒表通常需要将计时结果显示在数码管或其他显示设备上。如果显示有问题，可能会导致秒表计时结果显示错误。建议检查显示设备的连接和显示逻辑，并确保其正确显示计时结果。
对于Altera DE1开发板上的秒表错误，腾讯云提供了一系列云计算产品和服务，可以帮助解决这些问题。例如：
- FPGA云服务器：腾讯云的FPGA云服务器提供了强大的FPGA计算能力，可以用于开发和调试FPGA设计。您可以使用FPGA云服务器来验证和调试您的秒表设计，以确保其正确性。
- 云原生服务：腾讯云的云原生服务提供了一系列基于容器和微服务的解决方案，可以帮助您构建和部署可靠的应用程序。您可以使用云原生服务来构建和部署与秒表相关的应用程序，以实现更好的性能和可靠性。
- 数据库服务：腾讯云的数据库服务提供了多种数据库解决方案，包括关系型数据库和NoSQL数据库。您可以使用数据库服务来存储和管理与秒表相关的数据，以实现数据的持久化和高效访问。
- 人工智能服务：腾讯云的人工智能服务提供了丰富的人工智能解决方案，包括图像识别、语音识别、自然语言处理等。您可以使用人工智能服务来增强您的秒表应用程序的功能，例如添加语音控制或图像识别功能。
请注意，以上提到的腾讯云产品和服务仅作为示例，您可以根据实际需求选择适合的产品和服务。更详细的产品介绍和相关链接地址可以在腾讯云官方网站上找到。
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当我尝试使用Quartus生成的英特尔芯片上闪存IP时，我收到此vsim错误。在submodules/rtl文件夹中有一个altera_onchip_flash_block.v文件，但它只是十六进制的数字，所以它不能被ModelSim编译。 # Time: 0 ps Iteration: 0 Instance: /ufm_testbench/ufm_inst/flash/onchip_flash_0 File: ../../FFB900_UFM/verilog/altera_onchip_flash.v Line: 309
# Searched libraries:
浏览 90提问于2021-05-03得票数 0
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我正试图为FPGA编写一个verilog代码，它将从嵌入的“线外”引脚输出声音。我使用Quartus II和Altera DE1。
我对硬件编程很陌生，所以我需要太多的时间才能赶上基本知识。显然，我需要初始化wolfson芯片，并需要编写一些与其通信的东西，如这里所讨论的：
它使用wolfson WM8731编解码器，手册在这里：
我在这里找到了一个例子，但没有弄清楚如何使用它：
我已经找到了很多关于如何使用GPIO引脚产生声音的例子，但是几乎没有任何关于WM8731的使用的例子。我非常感谢你能分享的任何指导和经验。
浏览 5提问于2015-05-29得票数 0
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我刚接触verilog HDL，我的第一个项目是使用一组寄存器实现一个简单的秒表计数器。我用的是Altera Quartus
当我尝试编译下面的代码时，每个寄存器都会出现错误。其中一条错误消息如下所示：
错误(10028)：无法在test_interface.v解析网络"sec03“的多个常量驱动程序。
有人能帮上忙吗？该代码可以在Modelsim中很好地模拟。
下面是导致问题的代码片段：
always @ (posedge clk)
if (qsoutput == 1)
sec0 = sec0 + 1;
else if (sec0 == 4'b1010)
浏览 3提问于2013-08-22得票数 0
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我正在设计一个基于Altera DE1板的处理器。我最关心的是电源管理。我知道DE1板有3个时钟输入和一个外部时钟输入，可以在我的设计中使用。但是，我一次只能使用其中的一个。
有没有办法关闭未使用的时钟，只在需要时才打开它们？在用户手册中，3个时钟输入的时钟使能短路到Vcc。
浏览 6提问于2016-07-06得票数 0
我在一个类的verilog项目中使用Altera ModelSim 10.1d。我想不出如何正确地运行模拟。我有一个非常简单的verilog文件(只是一个2到1个复用器)，我想尝试4种不同的输入组合。
根据Altera网站上的指南，我做了以下工作: 1)单击模拟->启动模拟，并选择mux文件；2)单击“Sim”窗格中的Add Wave )，然后单击run。
我只得到一些平底线。如何修改输入的波形？右键单击objects窗格中的输入并进行“修改”有一个“change”选项，但它是灰色的。
有什么想法吗？
浏览 3提问于2014-03-29得票数 0
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我正在设计一个使用Altera DE1工具包的处理器。
我将运行测试工作台来给处理器施加压力。
我想知道是否有任何方法可以只测量我的设计的功耗，而忽略由DE1板引起的其他功耗。
TIA寻找答案。
浏览 3提问于2016-07-05得票数 2
我现在正在使用Altera DE 1工具包进行一些计算，但我不知道如何检索计算的输出结果。以下是我的案例：
我已经输入了2组数据到只读存储器中，并让Altera DE1工具包进行计算，以及如何获得结果，以便我可以分析它。
有什么建议或方法可以这样做吗？请以更清晰的方式提供答案，因为我是FPGA的初学者。
浏览 4提问于2015-03-28得票数 1
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verilog中的操作数
、、、
我正在尝试使用Verilog实现PID控制器，但是在编码过程中我遇到了一些问题。
我试图将这个位置设置为parameter，就像屏幕截图中显示的那样：
但是，我遇到了一个我不知道的错误：
错误1：-
Error (10170): Verilog HDL syntax error at Verilog1.v(16) near text: "["; expecting an operand. Check for and fix any syntax errors that appear immediately before or at the specifie
浏览 4提问于2021-01-31得票数 0
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在使用顶级文件(VHDL)和Altera特定的PLL编译了一个项目(使用Quartus)之后，我尝试用ModelSim来模拟它。
当我启动RTL模拟时，我会在文件夹work (在库窗口中)中看到我的顶级文件，但看不到PLL (Verilog文件)的Altera实例。
问题：如何设置Quartus或ModelSim以查看我的顶级文件和 Altera实例？
浏览 2提问于2016-05-18得票数 1
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我试图合成一个系统Verilog RTL设计到一个Stratix 10设备使用quartus II v.17，但继续得到以下错误。
信息(12627)：Pin ~ALTERA_MSEL0~被保留在AY8位置
信息(12627)：Pin ~ALTERA_MSEL1~被保留在AY13位置
信息(12627)：Pin ~ALTERA_MSEL2~被保留在AR14位置
错误(18994)：配置方案“被动串行”对设备无效
我所有的顶级端口都被指定为VIRTUAL_PIN，因为这只是一个更大的设计的一小部分，我只想看看它是否合成。此错误发生在所有Stratix 10设备上。每个设备的MSEL#引脚
浏览 0提问于2017-02-01得票数 0
有人能帮我吗？我不知道这有什么问题。
module add( a ,b , sum,overFlow);
input [31:0] a;
input [31:0] b;
output overFlow;
output [31:0]sum;
reg sum;
always @(a or b)
begin
sum=a+b;
end
initial
begin
if( a[30]==0 && b[30]==0 && sum[30]==1) overFlow = 1b’1;
else if( a[3
浏览 1提问于2015-02-26得票数 1
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给出了在Xilinx FPGA上工作的奇妙的J1 Forth CPU ()。我正试着把它移植到Altera Cyclone II FPGA上。
我很难让Altera双端口RAM的大功能正常工作。从Verilog代码判断，我可以使用两个单端口RAM，而不是双端口RAM吗？
真正的问题是，J1 Forth会在运行时修改自己的代码吗？如果不是，为什么不将双端口内存分为代码内存(由{_pc}寻址)和数据内存(由_st015:1寻址)？
浏览 0提问于2013-10-15得票数 2
我正在用(系统)Verilog写一个玩具CPU。还有一个注册模块，我使用的是工具特定的IP。Synopsys设计编译器在DesignWare中的DW_ram。Altera_sync_ram在现场可编程门阵列方面的应用。
Synopsys DC或Quartus Prime Pro是否有任何定义会自动传递给解析器，以使一段代码兼容这两种工具？
因为如果至少有一个这样的定义(比如DC的DESIGNCOMPILER )，下面的代码就是可能的。
`ifdef DESIGNCOMPILER
DW_RAM my_register (.*);
`else
Altera_sync_ram m
浏览 24提问于2016-12-29得票数 0
我使用的是Alteras FPGA IDE的网络(即免费)版本。根据文档，它至少托管了一些Altera的大功能。对早些时候一个技术论坛询问的回复表明它确实是这样的。
我试过使用它们，但没有成功。当我使用Altera Megafunction指南“创建”一个实例时，所有出来的都是类似于COM对象的“纯虚函数”的东西。函数原型/数据结构。我似乎无法实例化一个有效的函数，也找不到任何实际有效的Verilog代码。如果有人能告诉我一些可能有帮助的信息，那就太好了。
具体地说，如果使用大函数，代码是以可访问的形式创建的，如Verilog，还是以网表或其他非用户可访问的格式创建的功能？
浏览 3提问于2016-03-22得票数 0
我试图使用英特尔提供的tcl脚本运行IntelFPGA的示例设计。它报告了在读模式下打开单元文件"blabla“的错误(vlog-7)。没有这样的文件或目录(errno = ENOENT)。我找不到错误。然后我尝试了我以前使用过的一个modelsim项目，它曾经工作过。我得到了同样的错误！有什么问题吗？
在tb_run.tcl开始时(从命令行MODELSIM> VHDL 2008 do tb_run.tcl运行)，这个tb_run.tcl文件是由quartus示例生成的
global env ;
# set QUARTUS_INSTALL_DIR "$env(QUART
浏览 1提问于2019-06-25得票数 1
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我目前正在建立一个基于Cocotb的验证环境。
我刚刚发现，如果使用VHDL，Cocotb提供的示例在我的情况下是行不通的，因为我的模拟器没有FLI (外国语接口)。我收到以下信息：
错误(可抑制)：(vsim-FLI-3155)在这个版本的ModelSim中不启用FLI。
(我有Altera初学者版本的ModelSim，实际上不包括FLI )。
令我惊讶的是，这个例子适用于Verilog。据我理解，Verilog使用的不是FLI，而是VPI。
有人能解释一下如果需要FLI是强制性的吗?在Cocotb中有什么功能可以启用它呢？
另一个问题:如果我的顶部是Verilog，但我的其余设计是
浏览 3提问于2016-11-09得票数 4
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模型error Altera误差
、、、、
我使用的是UbuntuLinux14.04LTS和Altera 15.0网络版，由于授权错误，我很难模拟我的设计。我正在为LCD_driver设计一个液晶触摸屏，由terasic设计，由Altera设计。
老实说，我对像ModelSim-Altera这样的仿真软件没有多少经验，但我知道如何使用.vwf文件并使用它们进行仿真，我也知道如何使用信号分析逻辑分析器。在创建了应用程序.vwf文件之后，我编译了该项目，我按下run functional 并获得了一个窗口，其内容如下：
确定ModelSim可执行文件的位置..。
使用: /home/bdoronnb/Downloads/Quartus/
浏览 3提问于2015-08-09得票数 9
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我想我的Quartus坏了，但我希望是语法错误( 向右看)。我从窃取了这段代码，由于它不工作，我希望有人知道在Quartus中检查什么才能编译它。
代码：
class C;
int x;
task set (int i);
x = i;
endtask
function int get;
return x;
endfunction
endclass
错误：
错误文本：
Error (10170): Verilog HDL syntax error at enable_logic_tb.sv(42) near text: "class"
浏览 1提问于2017-11-09得票数 1
我是相当新的Verilog和FPGA的开发，并注意到有各种不同，您必须注意到在仿真和综合。我用的是Altera DE1板和Quartus II软件。
有件事我想不出来。我有如下代码来实例化一个模块：
reg [9:0] x0;
initial begin
x0 = 10'd200;
end
linepro linedrawer1
(.CLOCK(I_CLK),
.RST(reset_drawer),
.done(drawer_done),
.x0(x0),
.y0(10'd200),
.x1(10&#
浏览 3提问于2015-03-05得票数 0
我正在用VHDL语言在Altera DE1上做算法动画。在这个项目中，我必须显示文本以使其更具信息性。我是FPGA的新手。但是，我了解了文本显示的工作原理(都是关于为每个字符分配内存，然后显示它)。我试着搜索一些程序来测试，看看文本显示是如何工作的。但他们中的大多数都在不同的板上。我不想理解实际的流程是怎样的。就像这样，仅仅理解内存和它是如何工作的并不能帮助我写出完整的代码。有人能给我指出正确的方向或深入解释它是如何工作的吗？
提前感谢！
浏览 0提问于2013-10-21得票数 1
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我在用verilog实例化一个模块时遇到了一些麻烦。我正在使用Altera平台来开发和模拟verilog代码。
我遵循了这个例子(以及其他几个例子)：
我编写了一个模块(最大)，它在两个有符号输入之间找到最大值。
我正在开发的另一个模块是一个用于基因序列比对的收缩阵列。细节并不重要，但是当我试图实例化一个最大模块时，我会得到一个错误。
到目前为止，这是我的代码：
module maximum (a, b, out);
input signed [15:0] a;
input signed [15:0] b;
output reg signed [15:0] out;
always @* b
浏览 0提问于2015-01-26得票数 1
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我需要从PC读取一个小图像(tif格式)到FPGA套件(ALTERA DE2-70)进行处理，然后将其写回PC。我不知道用Verilog怎么做？
它能用C语言完成吗？如果是这样，我如何结合我的C/HDL代码才能协同工作呢？
谢谢!
浏览 1提问于2010-12-18得票数 2
我使用Altera板和verilog，用它们设计了一个简单的DE2。我需要使用线路板的VGA输出打印寄存器的值。
我该怎么做呢？
浏览 2提问于2012-06-07得票数 2
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从DE1板到PC机的VHDL接口
、、、、
我正在使用DE1 altera板设计一个简单的IC测试器，我真的想实现一个简单的用户界面，用户可以用它将变量输入到VHDL程序(例如一个小型的C++应用程序/表单/yougetmypoint)，所以我的基本想法是：
1)启动FPGA (编程后)
2) FPGA在PC屏幕上启动应用程序，询问一些简单的信息。
3)用户输入信息，并在VHDL代码中实现。
4)在此基础上进行了一些试验。
基本上我想知道这是否有可能？至少如果有可能以一种简单的方式实现这一点，也许可以使用UART吗？我只学了几天VHDL，所以如果这是愚蠢的话，请耐心点。
浏览 0提问于2018-03-13得票数 0
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我遇到了一个奇怪的问题，我的实例化在这个verilog代码中不能工作。在altera的向导中创建了megafunction之后，我正在尝试使用.inst文件中给出的模板来实例化它。我有包含在项目中的megafunction的.v文件，并且已经为我的设计设置了数据in和outs到它们的适当变量。但是我不能得到这个错误之外的任何东西"Error (10170)：Verilog HDL syntax at functionalblock.v.v(183) near text "("；期望";"“
else if是Always块中包含的更大的if，else if
浏览 0提问于2014-03-12得票数 0
2回答
我的老板已经给出了在Altera板上测试PCI express的代码。代码由几个C代码文件组成，这些代码文件具有诸如读取Bios、设置一些寄存器、写入缓冲区等指令。我目前的工作是通过运行代码来查看代码的功能。我是FPGA的新手，我不能理解我将使用什么工具，编译器等为FPGA编译它。
因为它是一个C代码，所以我确信我不能使用与Verilog/VHDL相同的环境。我能得到一些关于哪些编译器可用于编译用于测试FPGA各种接口的C代码的提示吗？
感谢并致以问候
H
浏览 2提问于2012-04-09得票数 0
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我试图在我的DE2-115号Altera板上运行不同的开源项目/游戏，然而，这些项目通常是在不同的板上开发的，比如: Xilinx 3、DE0、DE1、...etc。
我的问题是，在这样的项目中，我需要改变哪些东西才能使它们成功地在我的董事会上运行？
我通常做的第一件事是更改板类型并导入我的板的引脚分配文件。但是，这些项目仍然成功编译，但没有提供预期的功能。我在用Quartus II设计软件。
非常感谢！
浏览 8提问于2015-11-15得票数 2
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我的最终目标是在Altera DE2 FPGA上实现一个人脸/目标检测和通用图像处理应用程序。我使用Catapult C对FPGA进行编程(所以我使用C代码，而不是Verilog或VHDL)。
我的问题是，Catapult C是否支持openCV库，以及有关如何安装库以使其在Catapult中运行的任何提示/链接。有什么特别的考虑吗？我搜索了Google和stackoverflow，但还没找到。谢谢。
浏览 5提问于2013-04-26得票数 1
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在一个使用altera DE2-115的项目上工作，该项目涉及在屏幕上显示输出，我在使用VGA与verilog时遇到了困难，您可以展示或链接到一个非常简单的工作示例，以便我可以理解概念并将其应用到我的项目中
浏览 6提问于2012-06-19得票数 0
我正在尝试使用Model Sim将文件添加到新的Verilog项目中。当我创建一个新项目时，我看不到向项目中添加文件的选项。
在项目界面中，当我选择Add New files to the project时，看不到任何弹出窗口。
操作系统: Windows 10 64位软件: ModelSim-Altera 10.1d (Quartus || 13.0)
我已将Windows兼容性更改为Windows 7，因为该软件仅支持windows 7.1和windows 8.1。
请给我提示，如果有任何其他软件是值得推荐的Windows10 for Verilog，我欢迎您的建议。
浏览 13提问于2016-09-08得票数 1
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我有一个Verilog的设计，编译到~15K LEs的旋风IV (EP4CE22F17C6N)。当我在气旋V(5 CEFA2F23C8N)上编译相同的代码时，它需要8500个施舍。根据Altera对特定气旋V的LEs当量，这将是~20 this。现在，我意识到，估计数将高度依赖于特定的设计，但是“有效”资源利用率增加百分之三十三似乎是很大的。
因此，我想知道是否有更有效地使用施舍的设计技巧/技巧/等等。特别是，我正在寻找Verilog结构，以提高注册密度，织物密度，密集包装等。
浏览 10提问于2014-09-08得票数 1
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TL博士:我希望能够通过双击.desktop文件并保持非sudo方式的良好外观(相对于sudo方式)，启动具有根用户隐私的GUI应用程序。
。
我在这里看过有关的问题/答案，但我不能说我了解情况并找到了解决办法。他们要么没有很好的结构和解释，要么我只是不明白。或者他们中的大多数提到了gksu，但据我所知，gksu已经从存储库中删除了。我不能安装它。
屏幕截图可以在问题结尾处找到。
我知道这将是一个混乱的问题，请原谅我。
现在，我已经在我的计算机上安装了Quartus程序，我可以通过(屏幕截图的左边)运行它：
/home/muyustan/altera/13.1/quartus/bin/quar
浏览 0提问于2020-04-15得票数 1
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我一直试图在一个单独的"mytypes.vhd“文件中声明我的类型，如下所示：
library ieee;
use ieee.std_logic_1164.all;
package mytypes is
type my_bus_array_type is array (0 to 3) of std_logic_vector(7 downto 0);
end package mytypes;
然后定义实体，如下所示：
library ieee;
use ieee.std_logic_1164.all;
library work;
use work.mytypes.all;
浏览 4提问于2012-06-04得票数 3
我正在用verilog编写一个简单的触发器模块，并试图在实例化我的触发器模块中编写一个顶层模块，并在ModelSim中进行模拟。
下面是我的代码，
module flipflop(clck,D,Q);
input clck,D;
output Q;
wire R,S,S_g,R_g,Qa,Qb;
assign R = ~D;
assign S = D;
nand(S_g,S,clck);
nand(R_g,R,clck);
nand(Qa,S_g,Qb);
nand(Qb,R_g,Qa);
assign Q = Qa;
endmodule
m
浏览 2提问于2014-01-07得票数 1
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我有Xilinx背景，现在我碰巧在Altera设备上写了一些代码。我有一个关于产生后合成模型(也是后拟合)的问题。在Xilinx上，我有netget，可以生成verilog或vhdl后合成模型，我的设计可以自由使用，例如在iverilog编译器中。I quartus ii我找到了quartus_eda工具，但我无法执行我想要的，我可以生成*.vo文件，这些文件看起来很好，但我无法找到库来覆盖在那里使用的元素。我正在使用--tool=modelsim。我该在哪里照顾他们？
浏览 3提问于2015-09-28得票数 0
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我必须使用HC-06 bluetooth module (通常用于arduino项目)和de0-nano altera fpga kit。
我真的不知道该怎么做。我是否打算把HC-06当作一个简单的串口，只实现UART通信？我必须为它开发一个verilog设计。
浏览 6提问于2016-03-12得票数 1
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我试图建立一个脉冲，它是高的8个脉冲时钟和低休息。因此，当启用和时钟是高时，脉冲高，而在8脉冲时钟脉冲变低。如何在verilog中实现和处理这个问题。以下是我到目前为止所做的事情。
module clkgenerator(
input clk,
input [3:0] count = 4'b0,
input enable,
output andpulse
);
always@(posedge enable and posedge clk)
begin
andpulse <= 1;
if(count == 4'b1000);
浏览 2提问于2017-10-04得票数 0
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我已经用Verilog创建了一个小设计，现在我想运行定时模拟。因为我知道如何处理VHDL文件，所以我想我会(几乎)用同样的方法。不幸的是，这并不容易。
我已经编译了我的设计，并收到了.sdo和.vho文件。但是当我尝试运行testbench时，我收到错误：
> vsim work.Sdesign_tb
# vsim work.Sdesign_tb
# Loading work.Sdesign_tb
# ALTERA version supports only a single HDL
# ** Fatal: (vsim-3039) C:/Users/K_impl/Sdesign_tb.v
浏览 0提问于2013-07-22得票数 0
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我对verilog是完全陌生的，我必须很快对它有相当多的了解，因为我正在上大学的一门课程。因此，我在玩我的altera DE2板和quartis2，并学习的来来往往。
我正试着做一个计数器，它是由开关打开或关闭的。到目前为止，计数器计数和重置的基础上，按键。
这是我的错误：
Error (10119): Verilog HDL Loop Statement error at my_first_counter_enable.v(19): loop with non-constant loop condition must terminate within 250 iterations
据我
浏览 8提问于2013-09-10得票数 2
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所以我刚开始用Quartus II学习Verilog，我一直在创建简单的代码来运行合成和仿真来适应这个软件。这段代码实际上是我正在阅读的文档中的代码。
我确实解决了这个问题，但不明白为什么。如果您一直查看代码，则定义连接i0、i5、i2、i3。i5曾经是i1。
当我用i1进行模拟时，它会产生这个错误。
# Top level modules:
# work
# Model Technology ModelSim ALTERA vlog 10.1d Compiler 2012.11 Nov 2 2012
# -- Compiling module work_vlg_sample_tst
浏览 0提问于2019-10-24得票数 0
我是verilog的初学者。我试图执行这段代码来存储寄存器中的值，该寄存器位于另一个模块的实例中。以下是两个模块。
module main;
reg [15:0] A;
wire [15:0] B;
initial
begin
A = 16'h1212;
end
copy a(B,A);
endmodule
module copy(B,A);
input [15:0] A;
output reg [15:0] B;
initial
B=A;
endmodule
代码编译得很好，但是在执行时，B的值是“未知的”。如果这样的赋值是不可能的，有没有其他方法可以给模块实例中
浏览 0提问于2013-01-22得票数 0
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我试图用verilog连接Altera上的两个引脚。
具体来说，我正在连接一个inout引脚到一个input引脚。我明白错误了。
引脚"“有多个驱动程序
此链接将解释此错误。
这就是解决办法：
module multi_driver(inout o, input a, b, en);
// Input a directly drives the bidir pin w/o a tri-state condition
assign o = a;
// If en = 1 below, there will be an electrical conflict
浏览 0提问于2017-05-09得票数 0
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我正在尝试做一个32x4 (32字，4位)的单端口RAM块.这是我的Verilog代码：
module RAM_array (input clk, wren, input [4:0] address,
input [3:0] data, output reg [3:0] q);
reg [3:0] mem [31:0]; // a 4 bit wide 32 word RAM block.
always @(posedge clk) begin
if (wren)
mem
浏览 2提问于2017-07-12得票数 1
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我有一个用Verilog编写的简单控制器，用于配置Altera的TSE MAC。到目前为止，这是相当简单的。然而，我下一步要做的是设置很多Marvel PHY的设置，同时监控PHY和MAC的统计数据和错误等。在HW中这样做似乎有点过头了，所以我决定集成一个Nios CPU。但在继续并在软件中实现该组件之前，我希望使用系统控制台快速构建该想法的原型。无论如何，这是我的QSys基础系统：
MAC实例被称为tse_mac，其思想是通过CPU的data_master读/写control_port来配置它。
在设置系统并运行之后，我已经使用系统控制台连接到它。我假设它通常是有效的，因为它能够获
浏览 0提问于2012-07-22得票数 4
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我目前正在分析一个给定的FPGA Verilog程序，我偶然发现了由Altera提供的lpm_constant IP核。
它所做的唯一的事情就是为总线提供一个常量值。
我的问题是，为什么我们应该使用这个IP核，而不是一条具有恒定值的电线，或者在初始块中使用初始化的reg，或者重置周期。
我也不认为其原因是为了提高性能(无论如何实现，都应该由Fitter来处理这个问题)，或者与其他设计的兼容性( Verilog/VHDL语言是标准化的，所以为什么这会是一个问题)。
谢谢你的澄清。
浏览 0提问于2018-02-24得票数 1
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我正在尝试为FPGA编程编写verilog代码，在这里我将实现一个VGA应用程序。我使用Quartus II和Altera DE2。
目前，我的目标是在编译过程中获得一个640x480 rgb映像(方法并不重要，只要它工作并且是有效的)。我想出的最佳解决方案是使用matlab将图片转换为rgb十六进制文件，并使用$readmemh将它们输入寄存器。
但是，正如这里所讨论的：
它花费了太多的时间，显然没有办法避免这种方法。如果这只是时间，但也有尺寸问题，640x480几乎花费了大部分的免费空间。
我希望的是一些系统功能或可变类型的verilog，它将以不同的方式获取和存储图片，这样大小就不再是问
浏览 14提问于2015-05-24得票数 2
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我有4列的数据。我想一组一组用熔体表演。
data:
col1 col2 col3 col4
de1 do1 2020-11-24 vt1
de1 do1 2020-11-24 vt2
de1 do2 2020-11-24 vt1
de1 do2 2020-11-24 vt2
我想得到如下输出：
col1 col2 col3 vt1 vt2
de1 do1 2020-11-24 1 1
de1 do2 2020-11-24 1
浏览 1提问于2020-11-24得票数 1
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熊猫行间减法
、、、
我试图解析一个csv文件并打印某些时间序列图。
关于csv文件: csv文件包含大量数据，我需要根据循环中的id处理它的confirmedInfections。csv文件如下所示：
ID,name,date,confirmedInfections
DE2,BAYERN,2020-02-24,19
DE2,BAYERN,2020-02-25,19
DE2,BAYERN,2020-02-26,21
DE1,BADEN-WÃœRTTEMBERG,2020-02-24,1
DE1,BADEN-WÃœRTTEMBERG,2020-02-25,3
DE1,BADEN-WÃœRTTEMBERG,2020-0
浏览 1提问于2021-04-24得票数 4
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我有面板数据(下面是数据的小例子)，并且希望计算变量变化的时间以及上次更改的时间。最终目标是得到两个变量:任何给定年份的累积变化(即当前值和起始值之间的差额)和上次变化之后的时间。
# example data
structure(list(rcode = c("DE1", "DE1", "DE1", "DE1", "DE1", "DE1", "DE1", "DE1", "DE1",
"DE1
浏览 0提问于2020-09-28得票数 1
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我试图模拟一个非常简单的.vo文件，即quartus编译的输出，我附加了我的代码、.v文件和quartus输出.vo文件。模拟模型采用-altera.试运行后，屏幕上出现了跟随错误。我怎么才能解决这个问题？
谢谢
CA.v：
module CA (input a , b, output c);
assign c = a + b;
endmodule
CA.vo：
// Copyright (C) 1991-2014 Altera Corporation. All rights reserved.
// Your use of Altera Corporation's desig
浏览 2提问于2014-12-16得票数 1
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