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沙龙
1
回答
我
是
用
VHDL
编程
的
新手
,
不明白
为什么
在
VWF
文件
上
模拟
时
我
的
代码
不会
显示
输出
vhdl
我
的
代码
在运行
VWF
文件
时
不会
模拟
输出
。
我
已经尝试了几次更改
代码
,但并不真正理解
我
做错了什么。LED <= '1'; end archi;
在
VWF
文件
中
浏览 32
提问于2019-06-06
得票数 0
1
回答
停车场大门
模拟
中
的
未知值(X)
vhdl
、
simulation
、
quartus
我
正在用
VHDL
设计一个停车场门。当我使用Quartus
VWF
文件
模拟
它
时
,
我
得到了未知
的
值(X),但我不知道
为什么
。所有这些都编译正确。但是,当我使用
VWF<
浏览 5
提问于2016-03-22
得票数 1
回答已采纳
1
回答
如何在断点后恢复ModelSim (结束单步执行)
breakpoints
、
modelsim
我
是
ModelSim
的
新手
,
我
想知道在被断点停止后如何恢复
模拟
。
我
有一部分
VHDL
代码
需要研究,因此
我
在
该
代码
块
的
开头放置了一个断点。但是,这部分
代码
仅在特定事件发生
时
输入,因此一旦
模拟
被断点暂停一次,
我
希望能够恢复它,以便在再次遇到断点之前
不会
再次停止。
我
浏览 61
提问于2021-05-04
得票数 0
3
回答
vhdl
信号默认值
signals
、
vhdl
请参阅下面的
vhdl
代码
。
我
在
vwf
文件
的
节点值Forcing Low(0)中给出了reset,Simulation Report告诉
我
PC
输出
节点值1111111110000111 (x"FF87")和IR
输出
节点值1010101000000001(x"aa01"),这让
我
很困惑!
我
想知道
为什么
。
浏览 0
提问于2016-01-11
得票数 2
4
回答
用
Python和仿真器测试
VHDL
/ FPGA
python
、
testing
、
vhdl
、
fpga
、
modelsim
测试
VHDL
代码
逻辑
的
标准方法
是
用
VHDL
编写一个测试平台,并使用像ModelSim这样
的
模拟
器;
我
已经做了很多次了。
我
听说,工程师们现在使用Python来测试
VHDL
代码
,而不是
用
VHDL
编写测试平台。 这是怎么做
的
?- Is this done in Python using a module like myHD
浏览 29
提问于2016-03-02
得票数 5
1
回答
什么
是
ModelSim
输出
文件
以及如何加载十六进制
文件
到只读存储器?
simulation
、
vhdl
我
想用ModelSim
模拟
一个
用
VHDL
语言设计
的
微处理器。
我
想知道
模拟
的
输出
文件
格式是什么?
我
还想加载一些十六进制
文件
在这个Microporcessor...what
的
只读存储器,
我
应该怎么办?
浏览 7
提问于2010-08-28
得票数 0
回答已采纳
1
回答
从DE1板到PC机
的
VHDL
接口
vhdl
、
fpga
、
uart
、
hdl
、
intel-fpga
我
正在使用DE1 altera板设计一个简单
的
IC测试器,
我
真的想实现一个简单
的
用户界面,用户可以用它将变量输入到
VHDL
程序(例如一个小型
的
C++应用程序/表单/yougetmypoint),所以我
的
基本想法
是
:2) FPGA
在
PC屏幕
上
启动应用程序,询问一些简单
的
信息。3)用户输入信息,并在
VHDL
代
浏览 0
提问于2018-03-13
得票数 0
回答已采纳
5
回答
FPGA软件转换为
VHDL
/Verilog
的
更好平台
python
、
scala
、
vhdl
、
fpga
、
myhdl
我
正在考虑
在
FPGA上进行开发,但是
用
Python或Scala编写
代码
并将其转换为
VHDL
或Verilog会更容易。
我
想让很多传感器连接到一个设备
上
,当数据进来
的
时候,计算非常快,这样它就可以
显示
在
视频墙上,这样FPGA就可以输入几十个传感器和几个视频控制器。 这是一个
用
Scala编写
的
代码
库。对于这个问题,
我
很好奇,如果
代码
<
浏览 3
提问于2012-10-14
得票数 5
回答已采纳
15
回答
专业
的
VHDL
IDE?
ide
、
vhdl
有没有一个很好
的
IDE来处理
VHDL
项目?或者大多数专业人员都在使用emacs/vim/notepad++?
浏览 2
提问于2010-05-20
得票数 30
回答已采纳
2
回答
如何使用Vivado为Modelsim加密
文件
encryption
、
vhdl
、
vivado
一家供应商正在使用一种工具,可以将一些
代码
编译成原始
的
VHDL
。他们不希望
我
看到原始
代码
,而是希望对
输出
文件
进行加密。目前,他们使用Vivado将其加密到EDIF网表中。
在
实现设计时,这是很好
的
;
我
把它当作一个黑盒,使用i/o
的
包装器并写入位流。他们向我保证他们
的
黑匣子设计
是
可行
的
。
我
确实看到我
的
资源
浏览 79
提问于2016-05-12
得票数 1
2
回答
同步状态机
VHDL
vhdl
、
synchronous
、
xilinx
我
正在尝试设计一个具有一个输入X和一个
输出
Z
的
同步状态机,只有当x没有时,z才是1。1
的
mod 3=0,甚至no。不管怎样
我
准备了
我
的
状态图 library IEE
浏览 0
提问于2013-12-13
得票数 0
1
回答
Altera错误地说Modelsim没有安装
modelsim
、
intel-fpga
、
quartus
在
Fedora 22 64位中
用
Modelsim安装Quartus 13.0。运行夸特斯32位,因为
我
有很多很多问题,否则。然而,
我
可以启动Quartus,创建一个项目,合成它,启动
模拟
窗口并配置输入信号。然后,当单击启动Modelsim
的
按钮
时
,它将开始执行它
的
任务,但最终会以 模型was Altera没有被发现。请安装Quartus II安装程序中包含
的
ModelSim-Altera,或者通过选择“
模拟
>
浏览 4
提问于2015-09-14
得票数 9
6
回答
从常规
编程
开始使用HDL
hardware
、
verilog
、
vhdl
、
fpga
我
一直想做
我
自己
的
微处理器..
我
读过。此外,
我
也
浏览 0
提问于2009-11-26
得票数 2
回答已采纳
8
回答
为什么
Verilog不被认为
是
一种
编程
语言?
programming-languages
、
verilog
在
课堂上,教授说学生不应该说他们学会了
用
Verilog
编程
。他说像Verilog这样
的
东西不是用来
编程
的
,而是用来设计
的
。那么,Verilog与其他
编程
语言有什么不同呢?
浏览 1
提问于2011-02-26
得票数 16
回答已采纳
3
回答
无法将.sof
文件
加载到Cyclone II fpga板
vhdl
、
fpga
、
quartus
我
是
VHDL
和FPGA
的
新手
。
我
已经写了一个示例
代码
,它执行a和b
的
异或运算,并将其存储
在
c中。此
代码
采用
VHDL
行为体系结构。
我
正在使用Quartus 11.1+SP2-2.11。
我
将a分配给SW0,b分配给SW1,c分配给LEDG0。一切都在编译中,没有任何错误。
我
去了Tools->Programmer。
我
的<
浏览 2
提问于2013-09-27
得票数 3
1
回答
在
Questasim中
模拟
.xci
文件
vhdl
、
xilinx
、
vivado
、
questasim
我
在
Linux
上
,
我
用
的
是
questasim 2012.2b。
我
用
VHDL
写了以下
代码
:port map clk => clk_i,# Error in
浏览 1
提问于2015-07-10
得票数 1
1
回答
时钟过程中
的
信号分配
是
立即发生
的
vhdl
因此,
我
有一个足够简单
的
计时过程,它将一个std_logic_vector
的
值赋给另一个。) if rising_edge(clk) then end if;
我
的
问题
是
,
在
clk
的
上升沿上,输入到captured_data中
的
值可以被同一上升沿上
的
其他进程读取。
我
浏览 0
提问于2018-08-17
得票数 0
8
回答
调试
VHDL
:如何?
debugging
、
vhdl
我
是
VHDL
的
新手
,不知道如何调试
VHDL
代码
。请帮帮忙。
浏览 0
提问于2011-03-29
得票数 6
回答已采纳
1
回答
用于
VHDL
项目的gitignore
git
、
compilation
、
vhdl
、
gitignore
我
开始
用
VHDL
进行一个已经开始
的
项目:许多
模拟
和编译已经在这个项目
上
完成了。
我
决定使用Git来
在
许多计算机上工作,但我仍然需要将
文件
推送到存储库中。由于项目中充满了.exe和其他编译
输出
文件
,所以上传需要花费很长时间(
我
知道Git
在
将二进制
文件
转换为二进制
文件
方面非常有效)。然而,这是
我
第一次使用
V
浏览 3
提问于2014-11-06
得票数 4
回答已采纳
1
回答
阿波罗-生成生产
时
的
反应(类型记录)不变错误
reactjs
、
typescript
、
webpack
、
apollo
、
gatsby
我
正在创建一个新
的
反应应用程序与盖茨比,类型记录,和阿波罗(用于图形am查询)。
我
不明白
这是
为什么
或者在哪里触发
的
。这似乎与webpack正在建设中
的
检查方式有关,但我不知道如何确定这个问题,而且似乎没有任何材料为
我
提供明确
的
答案
浏览 0
提问于2019-05-27
得票数 7
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