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问答
(3419)
视频
沙龙
1
回答
我
是
Verilog
的
新手
,
如果
初始
块
不能
合成
,
那么
如
何在
不
重置
的
情况下
初始化
寄存器
,请
有人
解释一下
假设在这个模块中,数组必须包含以下值,以便
我
可以继续其余
的
工作,
那么
如
何在
初始
阶段
初始化
数组。valueI[0]=10'b1111111111; valueI[2]=10'b1111100000; endmodule
如果
不能
合成
初始
块
,
那么
如
何在
不<e
浏览 10
提问于2020-05-01
得票数 0
2
回答
Verilog
,FPGA,使用统一
寄存器
、
、
、
、
我
有一个问题,在我看来,AGC/SPI控制器
的
奇怪行为是什么?这是在
Verilog
完成
的
,目标
是
Xilinx Spartan 3e FPGA。控制器
是
依靠外部输入启动
的
FSM。FSM
的
状态存储在没有显式
初始化
的
state_reg中,因为
我
认为未
初始化
的
寄存器
默认为零。当我实现控制器时,FSM不会运行。监测SPI总线,
我
浏览 4
提问于2012-04-05
得票数 3
4
回答
设计中
的
所有触发器都需要复位(ASIC)吗?
、
、
、
我
正在尝试理解芯片中
的
时钟
重置
。在设计中,使用什么标准来决定在复位期间是否应将触发器分配给某个值(通常为零)?end不
重置
稍后在梳状逻辑中用作控制信号
的
触发器是不是一种糟糕
的
做法?
如果
设计确保在将触发器用于梳状逻辑
块
(即if语句或FSM梳状逻辑)之前,将为其分配有效值(0或1),该怎么办?
我
觉得在设计中总是
重置
所有的失败
是
更好
的
。这样,芯片在复位后就不会有任何X了。然而,
浏览 4
提问于2015-04-11
得票数 4
4
回答
objective-c从另一个类调用函数
、
、
、
、
我
在一个类"loadingViewController“上有一个函数,它需要从其他类访问。
我
第一次像下面这样调用函数时,它可以工作,但是
如果
我
再次从另一个类调用它,
请
不要这样做,因为再次分配它并
重置
参数。
如果
我
创建一个实例方法也是一样
的
。如
何在
不重新
初始化
或分配
的
情况下
简单地调用另一个类中
的
函数?可能
是
基本
的<
浏览 0
提问于2012-04-13
得票数 1
回答已采纳
2
回答
可综合码
的
verilog
编码方式
、
我
的
经理,当然
我
不想和他争论,在
我
有一些有力
的
论据之前,但是他审查了
我
的
代码,并说写err = 0; n_o1 = 1;在组合逻辑中,
如果
不将右侧放在灵敏度列表中,将导致synthesis.By没有这3行代码
的
问题,
我
需要在每个单独
的
情况下
显式地写出其他部分,他说是的。
我
想知道
浏览 0
提问于2018-09-01
得票数 1
回答已采纳
2
回答
取消在使用前
重置
设备
的
需要
、
我
很难实现8位乘法器
的
控制器
块
。:现在,当我将
重置
设置为零时,却没有将其调高,下面
是
这样
的
情况:显然,
我
正在使用
重置
线将我
的
控制器带到IDLE状态。;end
我
不知道怎么解决这个问题。正如您从上面的代码中看到
的
,有一个注释部分基本上总是将状态
初始化
为IDLE。但即使这样也行不通。下面
是
对上面代码
浏览 5
提问于2014-02-09
得票数 1
回答已采纳
1
回答
将Altera M9K
的
内容
重置
为0(加电值)
、
、
、
日安,
我
环顾四周,没有提到这样
的
机制,但我想我应该问一下,以防
有人
知
浏览 2
提问于2010-10-19
得票数 3
回答已采纳
1
回答
这个未连接
的
信号将被微调。
、
、
、
首先-
我
有三维reg,只分配在
初始
开始。(pc
是
我
的
程序计数器):else Z1 <= 1;reg [4:0] tempPS;Z1 <= tempPS[4];
我</e
浏览 3
提问于2013-12-30
得票数 1
回答已采纳
2
回答
填补
Verilog
/System
Verilog
的
空白
、
我
复习了几次
Verilog
教程,并复习了几次这些主题,自从这些概念第一次被引入以来,有几个问题一直萦绕在
我
的
脑海中,
如果
有人
能把它们弄清楚,那将是非常有帮助
的
。 网上力量
的
目的是什么?
如果
前者
是
正确
的
,
那么
我
还能用其他类型
的
量(整数、标量等)来完成这个任务吗?
如果
后者
是
正确
的
,
那么
浏览 4
提问于2013-06-05
得票数 0
1
回答
了解使用LFSR实现CRC生成
的
两种不同方法
、
有两种使用线性反馈移位
寄存器
(LFSR)实现CRC生成
的
方法,如下图所示 。图中生成多项式
的
系数为100111,红色
的
"+“圆圈
是
异或运算符。两者
的
初始化
寄存器
值均为00000。例如,
如果
输入数据比特流
是
10010011,则A和B都将给出CRC校验和1010.不同之处在于A以8个移位结束,而B具有8+5=13移位,因为输入数据附加了5个零。
我
可以很容易地理解B,因为它非常接近模2除法。然
浏览 20
提问于2014-08-21
得票数 5
2
回答
不可切除触发器代码
、
这是一种可接受
的
方式来编码一个不可恢复
的
失败吗?
浏览 2
提问于2016-06-02
得票数 2
2
回答
是否有理由在VHDL和
Verilog
中
初始化
(而不是复位)信号?
、
、
、
我
从来没有
初始化
过信号。这样,任何缺少复位或赋值
的
信号都将是未知
的
或
初始化
的
。在一些参考代码中,它们有
初始化
。这违背了
我
的
愿望。此外,由于
初始化
是
不可
合成
的
,因此可能存在模拟/
合成
不
匹配
的
情况。在这种
情况下
,有没有理由
初始化
信号? 编辑6/17/
浏览 0
提问于2011-06-16
得票数 5
回答已采纳
3
回答
按升序将std_logic位存储到一个大数组中
、
、
、
、
我
有一个2048位
的
数组,
我
希望以升序
的
方式存储从0到2047
的
输入比特,因为它在时钟周期
的
每一个上升边缘都会出现在FPGA中。
我
知道这可以用VHDL语言通过数组索引来完成,比如然而,有没有其他更好
的
方法,
如
使用位操作(移位)来实现这一点。(没有数组索引方法),从而最终降低了FPGA中
的
路由复杂度。
浏览 1
提问于2014-01-03
得票数 1
回答已采纳
2
回答
在
Verilog
中,“总是@(posegde)”或“总是@(negegde)”可以在
寄存器
变量上工作吗?
我
是
一个
Verilog
新手
,
我
试图实现一些非常简单
的
逻辑来产生一个精确宽度
的
脉冲。
我
使用
的
是
ICE40 FPGA开发板和IceStudio。“移位器”
的
单个位分配给输出,
我
就能够在一个范围内验证移位
寄存器
是否按预期工作;但尽管如此,OUT仍然很低,就好像“始终”
块
从未触发过一样。
我
在网上找到
的
每个教程都讨论“总
浏览 1
提问于2018-11-07
得票数 1
4
回答
如
何在
Verilog
中为输出reg‘赋值’?
(在此处插入真正
的
基本问题免责声明)output reg icache_ram_rwassign icache_ram_rw = 1'b0;( instance gate&
浏览 1
提问于2009-11-28
得票数 2
回答已采纳
2
回答
VHDL语言。新值赋值后信号值不变
我
从
我
的
大学收到了一份描述RAM
的
任务。在我看来,
我
已经写了一段代码来模拟上述设备
的
行为。但它似乎不起作用。
我
用下面的方式描述
的
设备
的
实体:USE ieee.std_logic_1164.all;LIBRARY RAM_libdata_out <= ram(index); end if; e
浏览 0
提问于2015-05-25
得票数 2
1
回答
尝试将本地创建
的
数组
的
地址返回给C++中
的
main函数
、
我
是
C
的
新手
,所以
请
耐心等待。
我
创建了一个函数
初始化
,希望返回
我
在
初始化
中创建和修改
的
数组。现在
我
知道
我
不能
在C中返回数组,但我能做
的
是
通过在return语句中指定数组名称来返回指向该数组
的
指针。现在
我
知道在
初始化
过程中arr
的
生命周期只延长到
初始化
浏览 0
提问于2020-10-04
得票数 1
2
回答
VHDL过滤器未获得第一个值
的
输出
我
尝试用VHDL语言实现一个fir滤波器,但在前三个时钟期间,
我
没有得到任何输出,并且出现错误at 0 ps, Instance /filter_tb/uut/ : Warning: There is源文件(
我
还有另外两个D触发器文件):use IEEE.STD_LOGIC_1164.ALL; x<="0010"; wait for
浏览 0
提问于2018-05-09
得票数 0
3
回答
异步复位神秘地设置输出reg
、
、
我
的
代码如下: input clk, output reg signal // <--- PROBLEMATIC SIGNALbegin signal <= 1; signal <= 0;endmodule`timescale 1ns / 1ps `defin
浏览 7
提问于2015-04-12
得票数 0
回答已采纳
1
回答
为什么
我
的
Verilog
输出
寄存器
只输出"x"?
、
我
已经编写了以下模块来接收12位输入流,并通过公式运行它。在模拟程序时,
我
的
输出似乎
是
一个12位
的
“不关心”流。无论
我
的
输入是什么,它都不会被输出
寄存器
实现。
我
是
Verilog
的
初学者,所以我知道这里有很多问题,但我希望至少能得到一些输出。为什么会发生这种行为,以及如何解决它在将来发生
的
问题?
我
在这篇文章
的
底部链接了
我<
浏览 0
提问于2019-03-20
得票数 0
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