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沙龙
1
回答
找不到
Verilog
Testbench
模块
verilog
我正在尝试制作我的第一个程序测试平台,但在精化过程中出现了一个名为“错误:未知
模块
类型:电路2错误”的错误。我尝试了调用
模块
的不同方法。
浏览 74
提问于2021-02-08
得票数 0
1
回答
verilog
中的对象符号
mips
、
verilog
、
quartus
为了测试单个周期的mips cpu,我尝试使用下面的符号从
testbench
初始化寄存器。CPU.IM.memory[i] = 32'b0然而,Quartus
verilog
编译器抱怨它
找不到
对象引用。
TestBench
.v CPU.IM.IMReg[i] = 32'b0; CPU.v
浏览 3
提问于2015-11-30
得票数 0
1
回答
将文件的完整路径提供给
verilog
参数
verilog
参数cdefile = "memory.hexraw“参数cdefile =“/home/mem/
testbench
/Memy.十六劳”,那么
verilog
模拟器就能够读取文件的内容,并且输出结果和预期的一样。我不想给出文件名的完整路径,因为
浏览 7
提问于2022-05-04
得票数 -2
1
回答
在
verilog
中从PRBS生成器给出错误检查
模块
的输入
verilog
、
fpga
、
hdl
我在
verilog
中编写了模式生成
模块
和错误检查
模块
的代码。模式生成器
模块
生成PRBS-7.错误检查
模块
接收两个8位序列的序列,并告诉我BER(我已经通过
testbench
验证了这一点)。但是,在从模式生成器
模块
输入错误检查
模块
时,我遇到了麻烦。怎么做?
浏览 8
提问于2018-05-28
得票数 0
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1
回答
使用Quartus向Modelsim添加多个文件
modelsim
、
quartus
我的顶级实体文件是"add_b.v“,其中只有
模块
add_b。在
testbench
中,我实例化了一个名为"add_v“的
模块
,它是用"add_v.v”编写的。在modelsim上,它
找不到
与"add_v“对应的文件。 错误: add_b_tb.v(10):未定义
模块
'add_v‘。通常,当我尝试只测试没有"add_v“(所以有add_b.v和add_b_tb.v)的顶级实体时,它工作得很好,但是当我将"add_v”添加到我的
te
浏览 16
提问于2022-08-30
得票数 0
1
回答
如何从文件夹中添加除iverilog命令行指令中的一个文件之外的所有内容?
shell
、
command-line
、
verilog
、
iverilog
、
icarus
我理解,如果我想包含所有
Verilog
文件,我可以通过添加这样的文件来实现:它接受all_new2文件夹中的所有文件,并将
testbench
.v.v设置为顶层
模块
。
浏览 7
提问于2020-06-30
得票数 0
回答已采纳
1
回答
在
verilog
中单独文件中创建任务时出错
verilog
、
hdl
begin end 上面的代码是正确编译和模拟的;但是我希望将任务"AddTask“从
模块
"tb.v”中删除,并将其放在一个单独的
模块
“AddModule.v”中(即在一个单独的文件中),以便进行清晰的编码。
浏览 2
提问于2016-03-15
得票数 1
回答已采纳
2
回答
Verilog
-端口大小不匹配连接大小
port
、
verilog
、
modelsim
编写了一个
模块
,用于1-4解复用。为这个
模块
编写了一个测试平台。编译得很好。
浏览 6
提问于2016-03-03
得票数 0
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1
回答
寻找用于模拟包括可重构逻辑的设计的开源工具
open-source
、
software-testing
、
simulation
我使用Chisel创建了一个漂亮的可重构逻辑数组,并发现自己无法测试得到的
Verilog
。我可以看到,通过将
Verilog
输出与Chisel源版本的
Verilog
进行比较,生成的
Verilog
很可能是正确的,其中消除了可能导致组合反馈的连接。
浏览 0
提问于2016-01-12
得票数 2
2
回答
verilog
中的初始块执行顺序
verilog
我已经做了一个计数器
模块
,我似乎无法掌握计数器
模块
和
testbench
模块
的初始块的执行顺序。但如果没有#1,或者
浏览 2
提问于2018-09-30
得票数 0
1
回答
在后端执行附加命令,获取要生成的文件
yosys
我目前正在寻找一种在Yosys中执行iverilog in的方法,更准确地说是在write_
verilog
步骤中。我需要将将由write_
verilog
生成的文件提供给iverilog (原因是,我需要维护变量源信息,这些信息保存在yosys属性中)。 然而,execute()函数只有在函数结束时才会写入文件。如果我使用通过write_
verilog
生成的文件调用iverlog
testbench
.v design.v,我会得到一个错误,告诉我它缺少
模块
。是否有可能执行依赖于execute()运行后生成的
浏览 5
提问于2020-12-12
得票数 0
1
回答
在
verilog
中创建定期任务集
verilog
、
periodic-task
我想要创建一组周期任务集,具有不同的周期和执行时间,在
verilog
模块
中,该任务将创建这样将操作某种操作,并将在一定时期后执行。所以,在高级语言中,如c{}我想,我会用那个func()作为操作,然后再调用..this func() .在
verilog
这样做是正确的吗??同时也可以测量
testbench
...after仿真中的执行时间和执行周期。任何建议都是非常有用的。 问候
浏览 2
提问于2013-12-28
得票数 0
2
回答
在
verilog
中顺序或并发执行
verilog
我是第一次接触
verilog
,我发现
verilog
的执行很棘手。在
verilog
程序中是如何执行的。假设我有两个
模块
和一个测试台- input A,B,clock; assign c=A+B; input A,B,clock; module
t
浏览 8
提问于2015-11-15
得票数 4
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1
回答
verilog
testbench
组件使用generate实例化
unit-testing
、
for-loop
、
verilog
、
simulation
我是第一次接触
verilog
和学习。我有一个测试台的问题。假设在
Verilog
testbench
中,我有8个
模块
实例。有没有一种方法可以使用生成循环在测试台中实例化它们,就像可以在代码的HDL部分中声明
模块
一样。
浏览 1
提问于2015-09-24
得票数 0
1
回答
如何在Ubuntu中模拟
Verilog
代码?
14.04
想要执行
verilog
代码。有可能得到一个图形界面。
浏览 0
提问于2019-04-11
得票数 0
1
回答
后端验证器:黑盒
模块
无法实例化Chisel-
模块
(使用emitVerilog生成)
chisel
本机
verilog
模块
:"my_module“。my_module_blackbox是一个与此
模块
对应的凿子黑匣子。本地
verilog
模块
"my_module“实例化以凿子编码的RAM(main_ram)。
模块
名为main_ram。 后端使用的是验证器。本机
verilog
模块
无法定位
模块
main_ram。发出的
verilog
模块
(Main_ram)出现在我执行sbt run的目录
浏览 4
提问于2021-03-14
得票数 0
1
回答
TestBench
不执行实例
模块
verilog
、
test-bench
我是第一次接触
verilog
,我正在尝试构建一个
verilog
代码来模拟直接映射缓存。在编译过程中,一切都运行得很好,但是
testbench
模块
似乎没有执行“内存”
模块
(实例)。输出变量总是未知的,除了那些我在测试平台本身赋值的变量,甚至是我在主
模块
中用数据填充的RAM寄存器。你认为问题出在哪里?WritingToMemory;integer file;begin file = $fopen("D:\
Veri
浏览 0
提问于2016-11-06
得票数 0
1
回答
如何用ModelSim自动模拟顶层VHDL实体?
vhdl
、
modelsim
目前,我正在执行以下操作来编译和模拟:vsim -c -do "onElabError resume; run -all; exit" MY_TB使用
Verilog
可以自动使用顶层
模块
:vsim -c -do "onElabError resume
浏览 4
提问于2013-12-14
得票数 1
2
回答
尝试从
Verilog
写入文本文件,但输出文件为空
file-io
、
verilog
我需要在一个文件中一个接一个地写两个来自
Verilog
模块
的变量。在单周期信号freq_rdy的上升沿更新变量。我正在使用下面的代码。freq_rdy_1,freq_rdy_2; freq_rdy_1 =
testbench
.UUT.read_controller.freq_rdy; freq_rdy_2 =
testbench
.UUT.read_
浏览 2
提问于2015-06-01
得票数 0
1
回答
在
verilog
中,我们如何使用实数
floating-point
、
verilog
、
fft
、
fpga
、
xilinx
在
verilog
中,我们如何在
testbench
中使用实数(例如,在
testbench
代码中输入ip核(浮点)的数据),如何添加这些数字?
浏览 2
提问于2022-08-07
得票数 -1
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