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【源码】手把手教你用Python实现Vivado和ModelSim仿真自动化

我们在Windows系统下使用Vivado的默认设置调用第三方仿真器比如ModelSim进行仿真时,一开始仿真软件都会默认在波形界面中加载testbench顶层的信号波形,并自行仿真1000ns后停止。当我们想查看对应模块的波形时,需要自己去手动添加,并且为了防止跑一段时间仿真后,添加新模块或者信号却发现没有记录波形,就要提前手动在控制台上执行log -r ./*命令来实现对全部信号波形的记录。但是每当我们修改完代码,关闭重启仿真器再一次仿真时,就需要将之前的操作(删改添加对应模块信号,执行log -r ./*等)重新完成一遍才能继续跑出想看的信号波形。尽管可以通过将仿真时添加的模块信号保存为*.do文件,下次仿真通过执行do *.do的形式来快速添加之前波形;但在频繁修改代码,需要经常重新仿真的情况下,每次都手动去添加信号的操作会比较影响到我们的情绪,那么能否通过脚本语言比如Python来实现一键仿真并自动添加好所需要的模块信号呢?

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在Vivado下利用Tcl实现IP的高效管理

在Vivado下,有两种方式管理IP。一种是创建FPGA工程之后,在当前工程中选中IP Catalog,生成所需IP,这时相应的IP会被自动添加到当前工程中;另一种是利用Manage IP,创建独立的IP工程,缺省情况下,IP工程的名字为magaged_ip_project。在这个工程中生成所需要的IP,之后把IP添加到FPGA工程中。Xilinx推荐使用第二种方法,尤其是设计中调用的IP较多时或者采用团队设计时。Tcl作为脚本语言,在FPGA设计中被越来越广泛地使用。借助Tcl可以完成很多图形界面操作所不能完成的工作,从而,可提高设计效率和设计自动化程度。Vivado对Tcl具有很好的支持,专门设置了Tcl Shell(纯脚本模式)和Tcl Console(图形界面模式)用于Tcl脚本的输入和执行。本文介绍了如何利用Tcl脚本在Manage IP方式下实现对IP的高效管理。

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