我发现的一件事是使用包并将typedef enum放入其中，然后将包导入到我的设计和测试平台文件中。但我正试图避免在我的测试平台中使用enum。有没有人能提个建议？
浏览 3提问于2018-01-22得票数 0
我发现当从Chisel框架生成Verilog输出时，在chisel框架中定义的所有“结构”在界面上都丢失了。或者在使用Enum类编写Chisel代码时创建SV枚举。
浏览 4提问于2018-11-08得票数 3
在代理内部，我看到了uvm_component的创建，就像 m_monitor=apb_monitor::type_id::create("monitor_name_aaa", this);在这里我们可以看到，在引用层次结构时，我们仍然需要将我在许多地方见过的说，最好的方法是将名称=‘m_’和m_monitor放在一起。如果这是真的，那么为什么不直接构建在
浏览 0提问于2020-07-22得票数 1
假设我有两种枚举数据类型的命令`define CMD_1_VAL 32'hFACEFACE CMD_5 = `CMD_5_VAL是否可以创建一个枚举数据类型来封装已经定义的两个枚举数据类型，而不需要创建一个单独列出命令的新的枚举数据类型？/&
浏览 0提问于2018-12-10得票数 1
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, CMD3 = 2'b00基本上，如果MSB是1，那么它就是CMD1 (我将使用LSB作为索引的一部分)。然后我尝试使用always_comb进行解码：always_comb begin CMD1: isCmd1 = 1'b1;
CMD2
浏览 15提问于2019-06-27得票数 2
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我正在用Quartus verilog (.v)编写一段代码，并尝试在我的模块中编写枚举类型： module Controller(clk, IorD);
enum {READ, DECODE如何在verilog中使用枚举？
浏览 197提问于2019-10-02得票数 1
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我们是否可以将“x”值赋值给枚举的成员?如果是，那么它的优势是什么?如果不是，那么它的限制是什么？感谢你在这方面的帮助。
浏览 8提问于2017-12-19得票数 0
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在我的模块中，我有一个名为Cmd的输出端口，它的类型是“reg”。end我还使用ty对联f定义了信号Cmd，如下所示，在另一个文件中。WRC,} Cmd_t;Interface intf (input clk); ...在我实例化模块的顶级文件中如果我可以在我的设计模块中驱动Cmd
浏览 4提问于2016-12-06得票数 0
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我希望能够检索枚举中类型的名称，而不必实际将变量赋值给它们。因此，给定这样的枚举 typedef enum bit { TWOendclass... print(state.name());endclass
是否可以访问枚举的名称
浏览 4提问于2019-09-25得票数 0
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1回答
我正在使用Artix 7 FPGA并用Xilinx编写我的代码。有人慷慨到能帮上忙吗？能给我描述一下这里正在做什么吗？
浏览 7提问于2022-05-03得票数 0
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1回答
VIM中的自动完备系统VIM
、、、、
我使用VIM作为SystemVerilog的编辑器。我有三个问题。1.如何在VIM中启用Systemverilog文件的自动完成功能？？3.怎样才能使折叠在VIM中？
我使用在VIM中为Systemverilog创建的插件
浏览 3提问于2014-09-16得票数 3
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请帮助我理解SystemVerilog.中虚拟类的需求
对于抽象类，我们可以在SystemVerilog中使用接口。这两者有什么不同？
浏览 3提问于2016-06-07得票数 0
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typedef struct { localparam exponent = -10;但是，这不是合法的SystemVerilog我研究了使用const int(非法)，枚举(不限于struct的作用域，需要“存储”)。我可能会考虑只将int嵌入到结构中，并相信合成工具会注意到这些值只会被初始化，并将它们去掉，但一些合成工具很可能会忽略初始化。当然，肯定有一种更好的方法来将常量的范围限定为结构，这种方法在
浏览 1提问于2015-05-05得票数 0
我试图在SystemVerilog源代码中声明一个动态数组，但得到的错误如下：
我使用的工具是ModelSim。
浏览 1提问于2015-04-16得票数 0
我试图找到一种方法，在编译时获取enum类型中可能的枚举数量。我需要它来初始化一个使用枚举类型的模板化类。 我很好奇是否有一个实用程序函数(或系统任务)可以提供此功能。它将类似于$size()，但用于枚举类型。然而，我似乎找不到一个函数来解决这个问题。在做了大量的研究之后，这似乎是不可能的。endfunction
endclass 因此，对于变量weights，它是一个权重数组，其大小是枚举类型的数量。现在，由于$size()调用，它是32，但这是错误的；在这个特定的代码示例中<
浏览 26提问于2020-07-03得票数 0
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我正在使用v10的Icarus，Windows8.1，并且在编译一维数组时遇到了困难，例如： 0, 21840b01, 2'b00}, {2'b01, 2'b00, 2'b10},};
当我试图使用iverilog在命令提示符(如
浏览 3提问于2017-06-02得票数 1
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在约西的手册里我读过
-sv2005 -sv2009 -sv2012C.113 read_verilog -从Verilog文件读取模块
这里有简明扼要的规范吗？如果没有，指导方针是什么？哪个Verilog和哪个Sys
浏览 4提问于2019-12-19得票数 1
但我在systemverilog中找到了一些代码，即ref用于modport。
我可以在systemverilog中的modport中使用ref参数吗？就像这样，modport(参考文献xxx )，
浏览 1提问于2015-06-25得票数 0
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我知道SystemVerilog允许您通过将接口声明为“虚拟”来保存对SystemVerilog类中的接口的引用。input wire [15:0] data //insert design under test logic我只是好奇，是否可以省去使用SystemVerilog接口的繁琐，只使用来自SystemVerilog类的旧的verilog-95风格的BFM？我只是认为如果你的DUT是
浏览 0提问于2020-02-29得票数 0
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