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DDR3 IP 核配置

本文对 Xilinx V7 XC7VX485T-FFG1927 Vivado 中提供的 DDR3 控制器 IP 核模块进行例化,实现基本的 DDR3读写操作。通过 IP 核自动生成的测试脚本实例实现对 DDR3 IP 核的仿真。DDR3控制器IP核内部模块及其与FPGA逻辑、DDR3芯片的接口框图如图1所示。DDR3控制器包括用户接口(User Interface)模块、存储器控制器(Memory Controller)模块、初始化和校准(Initialization/Calibration)模块、物理层(Physical Layer)模块。用户接口模块用于连接 FPGA 内部逻辑;存储器控制器模块实现 DDR3 的主要读写时序和数据缓存交互;初始化和校准模块实现 DDR3 芯片的上电初始化配置以及时序校准;物理层模块则实现和 DDR3 芯片的接口。

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