查看SV testbench任务，Modelsim中的信号名称

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system-verilog、modelsim

我想在Modelsim中查看SV驱动信号，调试任务。我不想到处添加display语句来了解我的测试是如何progressing.Please的，让我知道是否有方法可以做到这一点。我尝试添加来自模拟的信号，但当我重新启动模拟时，工具挂起

浏览 7提问于2016-08-21得票数 0

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ModelSim SE 5.7:意外的'Z‘和'X’

verilog、xilinx-ise

当我用一个旧的斯巴达2板弄湿我的脚时，我尝试用Verilog代码和附带的testbench设置一个1位的全加器，如下所示：xor (s, t1, cin);and (t3, a, b);endmodule //1

浏览 1提问于2016-04-11得票数 0

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从不同的测试平台调用任务systemverilog

task、system-verilog

我正在尝试从testbench文件调用接口文件中定义的任务。/testbench/top.sv# ** Error: (vsim-3047) ../testbench/top.sv # ** Error: (vsim-3047) ../testbenc

浏览 27提问于2019-01-23得票数 0

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如何将所有信号名重写为较短的名称？

foreach、tcl、modelsim、waveform、questasim

我使用QuestaSim/ModelSim，我想自动重写波形中显示的信号名。当我的testbench启动时，一个默认命令将所有顶级信号加载到波形查看器中：在重命名添加的信号时，将在波形保存文件(*.wdo)中创建以下命令： addwave -noupdate -label SerialClock_Wire

浏览 3提问于2016-11-13得票数 0

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Modelsim和GHDL不能将vhdl用户定义的信号类型转储到vcd中？

signals、vhdl、modelsim、ghdl

我试图从由modelsim或ghdl执行的模拟中转储内部信号。使用以下方法，一切都很好：vsim -novopt work.uut_testbench我可以看到模拟信号，但不是全部。这种行为在modelsim和ghdl中很常见。我可

浏览 2提问于2012-03-11得票数 5

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ModelSIM :用VHDL调试信号

vhdl、fpga、modelsim

我正在使用一个VHDL代码来调试我的设计，在ModelSim上的模拟中我应该能够看到很多信号。我的问题是，是否有必要在我的顶级实体上声明输出，这样我就可以将它们连接到这些内部信号，还是有其他方法从ModelSim访问它们？

浏览 3提问于2015-03-27得票数 1

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在ModelSim中，如何在将信号添加到波形窗口之前获取所有信号的仿真数据？

vhdl、verilog、modelsim、intel-fpga

背景:安装了QUARTUSv16.0的ModelSim v10.4d在.do(tcl) ModelSim模拟脚本中，典型的流可以是：2,vsim

浏览 0提问于2018-03-27得票数 1

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modelSim VHDL某些输入信号未出现在目标窗口中

vhdl、modelsim

我正在做一个用vhdl实现的turbo解码系统。系统没有输出预期的结果，所以我需要对其进行调试。在我的解码器系统架构中，我实例化了块组件，如下所示： beta_out => beta_lower_int(i) end generate inst_decoder; 当尝试调试设计时，每个模块<

浏览 3提问于2015-07-29得票数 3

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在Fedora 22 64位中用Modelsim安装Quartus 13.0。运行夸特斯32位，因为我有很多很多问题，否则。然而，我可以启动Quartus，创建一个项目，合成它，启动模拟窗口并配置输入信号。然后，当单击启动Modelsim的按钮时，它将开始执行它的任务，但最终会以模型was Altera没有被发现。请安装Quartus II安装程序中包含的ModelSim-Altera，或者通过选择“模拟>

浏览 4提问于2015-09-14得票数 9

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不同的结构元素“由连续的和程序性的任务编写”

verilog、system-verilog

See testbench.sv(19).See testbench.sv(19).它们不被分配在两个不同的块中。，因为所有的*.seq信号都是X。每个assig = seq在每个i和j迭代之间都是独立的。不能用结构来分组信号是非常烦人的.

浏览 8提问于2022-03-01得票数 0

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VHDL - Testbench内部信号

vhdl、modelsim、quartus

我花了一些时间学习如何写测试长椅来试用我制作的一些模型。有人知道如何监视被测试单元内部的信号吗？我试过用USE MODELSIM_LIB.UTIL.ALL; init_signal_spychip_sel",1); end process spy_process; 错误(10481)：VHDL使

浏览 3提问于2016-02-03得票数 3

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如何使用实例化不同的测试模块？

verilog、test-bench

我试图在我的测试平台中运行不同的测试过程，并根据我设置的生成标志来运行它们。注意，下面的代码是我将ModelSim定义为顶层的代码。以下是我要做的事：#( parameter FLAG1 = 0, parameter FLAG2 = 1)(); generate(signals); // set

浏览 1提问于2018-02-11得票数 0

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使用ModelSim，如何将波形更新为最新的数据集？

vhdl、modelsim、intel-fpga

背景:随quartus v16.0一起安装的ModelSim v10.4d1- vcom *.vhd : compile all sources files and testbench然后我手动将信号添加到波形窗口。但波形窗口中

浏览 7提问于2018-03-29得票数 2

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从ModelSim调用SystemVerilog命令

system-verilog、modelsim

有办法从ModelSim调用force -freeze命令(例如force -freeze)吗？

浏览 5提问于2014-08-12得票数 1

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在模块实例化中输入对另一个模块的引用？(SystemVerilog)

system-verilog

我有专门的testbench模块，用于在我的testbench中打印/跟踪有关DUT的信息。我想避免将所有有趣的(内部)信号连接到tb模块中。/---- TB.sv ----------------

浏览 1提问于2021-03-08得票数 1

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Verilog试验台仿真误差

compiler-construction、simulation、verilog

module stimulus;reg CLOCK;reg [20:0]BRANCH_CTRL;reg FLUSH_CTRL;initial // apply stimulus

浏览 0提问于2011-04-07得票数 0

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这些错误在Verilog中意味着什么？

compiler-errors、verilog、system-verilog、hardware-programming

xmvlog：*E，DUPUNI:在文件"design.sv“和"testbench.sv”中定义的单元“design.sv”乘法。xmvlog：*E，MNPDEC:先前声明的模块名(scenario2)。对重复的模块名称使用-ALLOWREDEFINITION选项。以上两个错误意味着什么，或者如何修复它们？我真的很想描述一下我想让这个问题成为一个好问题的事情，但我完全迷失了方向。提前谢谢你

浏览 9提问于2022-05-28得票数 -1

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从用字符串书写的名称中测试信号的存在

vhdl、modelsim

我对modelsim有一个问题，我甚至不确定是否存在解决方案。对于我的一个项目，我必须用文本文件作为输入驱动(和监视)一些测试台信号。我希望使用*init_signal_drive*和*init_signal_spy*过程将信号名(在文本文件中)保持为字符串。问题是:如果文本文件中的名称不符合testbench中信号的实际名称，*init_signal_xxx*函数将在没有大量信

浏览 6提问于2014-03-11得票数 0

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在仿真过程中访问SystemVerilog代码

system-verilog、modelsim

我现在正在探索SystemVerilog，并寻找在模拟过程中更改testbench状态的可能性。最明显的方法就是强迫信号，变量，不管什么。还有别的办法吗？很有可能停止模拟并从SystemVerilog控制台调用ModelSim函数(或类方法)。你知道怎么做吗？

浏览 6提问于2014-08-08得票数 0

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意料之外的";“，期待")”近类句柄

verilog、system-verilog、hdl、modelsim、hardware-programming

因此，我通过修改来自https://verificationguide.com/systemverilog-examples/systemverilog-testbench-example-01/的教程创建了我的第一个系统Verilog (在本教程中，一个内存块被测试，我对它进行了简单和门的修改)。有七个文件不包括DUT文件， environment.svinterface.svtransactions.svgenerator.svtestbench.<e

浏览 24提问于2022-02-22得票数 0

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