用于测试平台的verilog或systemc

verilog、hardware、systemc、register-transfer-level

我的任务是验证一些基于verilog的RTL代码。现在，使用verilog编写RTL测试平台似乎非常困难(对我来说)。因此，我想尝试以下方法之一。-尝试为RTL提供一个PLI接口，从而调用'C functions for testing - Using system 'C来接口'C functions PS:我已经有一个广泛的C代码，用于测试行为模型我是硬件编程的新手。任何指针都将不胜感

浏览 2提问于2009-03-17得票数 1

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如何从CTHREAD停止SystemC模拟，并使用特定的退出代码终止模拟？

systemc

我有一个SystemC测试台(用于VHDL，但现在无关紧要)。我希望能够在SC_CTHREAD中使用特定的退出代码终止测试。我对SystemC非常陌生(我基本上是一个verilog/sv的人)。我猜这是有道理的，因为" exit“可能会使用该退出代码终止单独的线程，而不是sc_main线程。我看到的影响进程退出代码的唯一方法是更改sc_main的返回语句，但是当

浏览 21提问于2019-04-23得票数 0

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Chisel支持(很好)哪些FPGA供应商的主板？

fpga、chisel

Chisel支持(很好)哪些FPGA供应商的主板？市场上的大多数FPGA都是通用的吗？或者我们在购买时需要注意一些细节？如果是这样，我们应该注意什么？我真的需要一个硬件套件，使模拟和实际合成层之间的差距和麻烦最小化。谢谢!

浏览 129提问于2020-08-18得票数 1

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VHDL/Verilog相关编程论坛？

vhdl、verilog、system-verilog、systemc

如今，用VHDL或Verilog进行硬件设计更像是编程。然而，我看到大家对VHDL/Verilog编程的讨论并不是那么积极。有没有用Verilog/VHDL/SystemVerilog或SystemC进行硬件设计的论坛？

浏览 1提问于2010-07-01得票数 26

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SC_ thread的wait()语句不会阻塞操作系统线程

multithreading、time、wait、systemc

我在较大的程序中同步线程时遇到了一些问题，注意到我的一些等待语句再也没有返回，所以我决定只编写一个简单的线程来测试等待的功能，并注意到它在SC_SEC级别被完全忽略了。下面是我正在运行的示例： time_t t1, t2; t1 = time(NULL);wait(10, SC_SEC); cout << t2 -

浏览 0提问于2017-04-19得票数 0

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是否可以将系统Verilog函数编译为C或C++？

c++、c、code-reuse、verilog、system-verilog

我为一些用系统Verilog编写的硬件开发了一个用C++编写的高级模拟器。将系统Verilog编译成C/C++可调用的函数？

浏览 12提问于2011-05-11得票数 3

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从SystemC到VHDL语言或Verilog语言的转换

vhdl、xilinx、systemc

利用RTL SystemC库设计了一种电路。这个电路工作得很好，我可以很好地模拟它。现在我想把它部署到FPGA中，我正在寻找一种方法将我的SystemC代码转换成VHDL或Verilog以便在Xilinx ISE中使用。有没有办法做到这一点？

浏览 2提问于2013-05-11得票数 2

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我有一些关于凿转换的问题。我知道这是理论上的，但如果有人能给出他的意见就好了。 1)我想问为什么Chisel不专注于VHDL / SystemVerilog转换。虽然Verilog和VHDL是一样的，但在一些国家，尤其是欧洲，他们更喜欢VHDL。2)类似地，仿真模型采用C++模型。为什么不使用SystemC来实现这个目的呢？我读了一些笔记，发现FIRRTL是转换CHISEL-->FIRRTL--> Verilog和CHISEL-> FIRRT

浏览 6提问于2018-03-31得票数 5

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在System C/Xilinx X指定的Verilog数据中查找绝对值

c、verilog、fpga、xilinx、microblaze

我一直在尝试找出一个整数的绝对值，这个整数是用Xilinx SystemC指定给Verilog内核的，我看到的是Verilog把负数当作正数。我的SystemC或Xilinx C代码是：data=-20;value=0;getfsl(value,0);data=20;value=0; putfsl(dat

浏览 0提问于2011-08-11得票数 0

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SC_THREAD in SystemC会创建一个真正的线程吗？

c++、multithreading、systemc

我在Visual 2008 (64位)中通过在do_test1和do_test2开头设置断点来调试代码，令我惊讶的是，代码运行在sc_main函数的同一个线程中。问题1:在Windows中，SC_THREAD会创建一个真正的线程吗？还是总是处于sc_main的同一线程中？问题3:在Windows和Linux中，我是否错过了启用真正线程的一些设置？

浏览 2提问于2013-09-05得票数 2

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如何将SystemC模型与SystemVerilog连接起来？

system-verilog、uvm、systemc

假设我们有一个十年计数器的SystemC模型，我想用SystemC模型来验证SystemVerilog计数器RTL。如何在基于SV/UVM的测试平台上将这两者连接起来，从而实现两者之间的通信。

浏览 3提问于2015-11-02得票数 1

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verilog、chisel

我用Chisel3写了一个硬件设计，还用Chisel3写了一个测试台来测试这个设计。然后，我用Design Compiler综合了Chisel生成的Verilog代码。我想验证RTL和Gate-Level的行为是否匹配。如何共同模拟合成的Verilog网表和原始的Chisel testbench？有没有一种简单的方法可以模拟生成的Verilog网表，而不需要重写Verilog<e

浏览 1提问于2018-05-03得票数 4

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verilog中的断言

verilog、assert、verification

我是新来的，所以请轻松一点。断言在verilog中可用吗？或者他们是systemVerilog的一部分？像大多数新来的人一样，我抓起了一本关于verilog的书，其中包含了一章关于验证的内容(其中包含了断言，其中有20多个)。它还提到了OVL，我猜它有某种类型的头文件(或包含这些定义的库)。但谷歌主要是在systemVerilog中显示断言结果，而不是verilog。另外，我使用Xilinx 14.7和Sparta

浏览 3提问于2015-06-28得票数 0

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