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我正在制作两个模块，一个是serializer，一个是deserializer，并且我正在尝试将serializer输出连接到deserializer输入。但重点是我有一个不寻常的问题，我定义的临时变量没有变化，它们有x值。有人能帮我做这件事吗？这是serializer的定义：
input.outp
浏览 14提问于2016-07-09得票数 0
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我不明白如何从verilog模块保存结果。我声明如下：andgate myand(x,y,andout); input a,b; wire out所以：assign n = andgate只是将n变成一个a指针的副本。我想保存模块的结果，这样我就可以重用这个值了。
谢谢
浏览 1提问于2015-10-01得票数 0
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我期望的是首先运行AES_input，在它完成之后，运行第二个模块AES_TOP。我设置了一个参数i_out1，如果AES_input i_out变为0到1，那么第二个模块将运行 我检查它编译成功，但我发现它是非法连接。我不知道我该如何解决这个问题。有没有其他方法可以按顺序运行这些模块？
浏览 72提问于2020-10-11得票数 0
我对verilog中的Reg数据类型有很大的困惑。我知道当我们需要在这个变量中存储一个值时，我们使用reg变量。例如，假设我们有4x1 MUX，我看到一些代码将输入创建为input b input doutput reg zinput a[4]
是这样的吗？
浏览 0提问于2020-05-01得票数 0
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当我做作业的时候，我对reg和wire感到困惑。我不能准确地理解reg和wire之间的区别。你能简短地解释一下吗？另外，我想知道当我使用output q而不是output reg q时会发生什么
浏览 1提问于2016-04-10得票数 2
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在混合VDHL和Verilog的过程中，我遇到了区分大小写的问题。.........
input wire [APB_ADDRwire apb_ena
浏览 2提问于2016-07-03得票数 1
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在我的测试平台中，我希望通过在RTL中强制某个模块的输出来模拟系统条件：但是，当使用force命令执行此操作时，驱动模块内部输出的导线也会被强制执行，这将导致系统的其他部分也受到影响。我真正需要的是强制模块的输出，而不改变其内部状态，如下所示：我根本不能修改RTL代码。有没有办法从测试平台上实现这一点？
浏览 6提问于2015-11-13得票数 3
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在verilog模块实例化中使用连接操作是正确的吗？Top_drive({GTOPC1B,GTOPB1B,GTOPA1B}), );
这里Hall是3位导线数组
浏览 0提问于2016-11-17得票数 0
我想在Verilog中创建一个模块，它必须在端口中得到一个32位宽的寄存器变量。此变量将用于计数时钟周期。然后，该模块将在另一个模块中实例化。例如:当我修复计数器的值时，这个模块必须从这个值开始计数。
非网络端口计数不能是输入模式。
浏览 0提问于2014-12-26得票数 0
我注释了以下代码中出现错误的代码行(代码被修剪/压缩)。我搜索了一个答案，但似乎不能将输入/输出端口分配给reg。我认为一种解决方案是将Q更改为一条线，但Q是我的eightBitRegister模块中always-块的一部分，因此它一定是一个reg。我怎样才能避免这个错误？
浏览 0提问于2015-10-13得票数 1
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我相信SystemVerilog在编码中是一个更高层次的抽象。是否可以将SystemVerilog模块与verilog模块进行接口？在尝试集成它们时，它们有哪些方面应该牢记在心？
浏览 2提问于2014-02-19得票数 0
在下面提到的J-K触发器的verilog代码中，我想用一些值来初始化线类型Q和q_bar。例如:我在这里用0初始化q和q_bar。但在输出中，Q和q_bar具有无关(1'hx)值。那么如何用常量初始化导线类型呢？
浏览 2提问于2016-04-03得票数 1
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您好，我有一个简单的verilog语句，我想使用赋值语句将真实网络的值转移到导线上。然而，不管实数变量的值是多少，我总是看到"x“处有一条线。以下是一个示例代码的快照，其中的值在时间0处进行了注释：
你知道为什么在real_QN是"0“的情况下QN还是在"x”吗？
浏览 21提问于2016-09-20得票数 0
我在Verilog有一个学校项目，而且我是个新手。程序的一部分是这样的 assign x=1; beginbegin end
浏览 0提问于2012-11-09得票数 0
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我正在尝试构建一个利用这3个组件的RegisterFile。我只是不知道怎么把它们都放在一起。我已经开始注册文件模块，但只是不知道如何顶部结束它。有没有人能解释我只是太迷茫了。我也认为我的注册模块可能有问题。我对verilog真的是个新手，所以我对大多数事情都很困惑。
浏览 6提问于2022-06-21得票数 0
第1部分第2部分
如果我是对的，为什么Verilog编译器不能以这样的方式编写，使模块得到函数的</em
浏览 1提问于2017-12-23得票数 5
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我做了一个模拟逻辑门的程序，在我的绘图画布中添加JLabel时，我的逻辑门遇到了问题。当我放下连接到导线的两个输入(例如开关)时，点击开关将改变连接到它的导线的颜色。只需单击其中一个开关，连接的两条不同导线的颜色就会发生变化。
我只想知道如何做到这一点，当你点击并放下JLabel，这将是我的x
浏览 0提问于2013-05-16得票数 0
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我正在尝试找出基于组合逻辑分配导线的基础知识。我有：wire x;wire b;
begin
//I want to assign x = a //I want to assign x = b
其中a和b是带有值的连接-而x是进入寄存器的连
浏览 0提问于2013-07-20得票数 5
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