我是Verilog的新手,我的任务是使用PLL产生一个新的时钟信号(我对此也不是很熟悉)。输入时钟是一个21 MHz 57%的占空比时钟(时钟周期意味着与7个数据位同步,因此在时钟的高部分发送4位,在低部分发送其他3位)。这是一个相机链接时钟。我想要产生一个7倍频率的时钟,这样我就可以与传入的7位数据位同步。因为我只想在积极的边缘触发我的逻辑,我想这个输出时钟的占空比并不重要。但我完全不知道该怎么做。因为我知道输入时钟的频率是21 M
我有一个游戏,我是用纯javascript制作的。而不是GUI,它更像旧的命令行游戏,并使用提示输入。它的主要组成部分之一是时钟,它以小时表示,可以用逗号"time“检查,并告诉它们变量"time”的值。timer = setInterval(function(){timestrt++;return timestrt;}, 86000); var time = timestrt;