我是Android开发的新手，我在设计视图中看到了模拟时钟，但当我通过java添加模拟时钟时，它显示模拟时钟在API 23中已被弃用。所以我的问题是我可以用什么来代替它。
浏览 1提问于2015-09-03得票数 9
有没有办法确保javascript中的"Date.now()“和java中的"System.currentTimeMillis()”同时记录相同的时间戳？
浏览 9提问于2022-05-31得票数 1
我想编码我自己的时钟，替换锁屏幕上的时钟。不知道该怎么做？我只设计了一个应用程序来显示来自防火墙的数据。是否有一种使用颤振或java来显示信息的方法，如时钟或锁屏上的图形？我只能找到全屏通知的例子。
浏览 9提问于2022-05-16得票数 0
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该要求没有指定时钟。目前，我有一个进程，当任何输入发生变化，然后相应的计数增加时，就会触发该进程。子问题-我必须加倍缓冲输入数据。这是否意味着我必须使用时钟并通过两个触发器传递输入？或者，有没有一种方法可以在不使用时钟的情况下加倍缓冲数据？
浏览 7提问于2020-04-10得票数 1
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我现在正试图用VHDL语言编写一个有限状态机(FSM) (实际上我是VHDL的新手)。我试图实现的是，每当机器在S11中时，STint将分别与CLK2一起减少(因此我可以控制下降的速度)。= S0; end if; end case;我尝试过许多替代方法，例如使用CLK1作为STint下降的时钟
浏览 0提问于2018-06-08得票数 0
我有一段用Verilog实现的代码，它计算图像的质心。
我已经使用Xilinx ISIM模拟器在Post放置和路由模式下模拟了代码，它工作得很好，现在我想确定代码可以运行的最大时钟速度。设计摘要在其时钟报告中指出，最大延迟为0.057纳秒，这是否意味着我的时钟速度可以低于1/0.057纳秒，或者是否有任何其他最大可能时钟速度的指示。
浏览 3提问于2013-06-10得票数 0
我正在用VHDL编写一个简单的MIPS体系结构(只支持R型和lw/sw指令)。在在线查找之后，您在下降的边缘写入寄存器文件，这是相当一致的。然而，对于数据内存，它并不是一致的:有人说要在上升的边缘触发对数据内存的写，还有人说是下降的，所以我在这里有点困惑，需要一些解释。非常感谢。
浏览 4提问于2014-03-05得票数 2
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我最近开始用FPGA做实验。在研究网络周围的事物时，我注意到在几个设计中可能使用相同速度的多个不同的PLL时钟。为什么会这样呢？为什么这是推荐的，而不是一个单一的时钟在200兆赫为两个？即使是相同的时钟，每个主要部件也会有自己的时钟，这是习惯吗？还是我漏掉了什么？
浏览 4提问于2015-03-13得票数 3
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我设计了一种算法--SHA3 3算法，分为两种:组合算法和顺序算法。综合时用时钟进行的顺序设计，给出了设计摘要最小时钟周期1701.691 ns，最大频率0.588 MHz。
所以我想问的是，组合的频率比顺序的要小，对不对？就理论而言，组合设计应该比顺序设计更快。但是，我所得到的时序的仿真结果是
浏览 2提问于2016-05-02得票数 0
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我收到了一条避免门控时钟的建议，因为它可能会导致宽松和定时限制的问题。但我想问一下，我能考虑什么，就像一个门控时钟。例如： EN <= '0'; SERIAL <= '0';这个代码也有门禁时钟吗
浏览 1提问于2015-04-16得票数 5
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我有一个JUnit类，负责测试系统中的时钟。clock有一个方法jump(long milliSeconds，它基本上使时钟跳转到指定的时间，并因此将clock的currentTime的实例字段设置为传递给jump方法的参数。在第一个测试中，我只是简单地测试时钟的当前时间是否为0，因为我没有调用时钟上的任何东西。然后，我只是测试让时钟跳到指定时间一次是否正确地反映在当前时间上。然后，如果我再次运行这三个函数，那么第一个函数将失败，因为时钟的当前时间不再是0，而是在上次测试中调用的最后一个
浏览 0提问于2012-11-19得票数 0
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创建动画时钟
、、、
我想创建一个时钟小部件，如示例所示。但我不知道是从java开始，还是从xml开始？我只是在找一个好的起点。有没有几个函数或地方我可以看一下作为例子？我不明白如何设置分针和时针来绕过那个中心点。或者我使用java，我可以得到一个或的起点吗？。
浏览 2提问于2011-12-10得票数 1
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我正在设计一个基于Altera DE1板的处理器。我最关心的是电源管理。我知道DE1板有3个时钟输入和一个外部时钟输入，可以在我的设计中使用。但是，我一次只能使用其中的一个。有没有办法关闭未使用的时钟，只在需要时才打开它们？在用户手册中，3个时钟输入的时钟使能短路到Vcc。
浏览 6提问于2016-07-06得票数 0
我正在设计一个带有数字时钟的应用程序。我已经设计好了，除了字体部分。我想用“数字时钟字体”(就像在数字手表中一样)来显示时钟字体，而不是普通字体。有人能告诉我怎么做吗？
谢谢
浏览 6提问于2011-04-10得票数 1
我想使用泛型作为#define，并根据它们改变设计。举一个简单的例子:定义一个字符串泛型，并使用它来确定时钟是单一时钟还是差分时钟。当然，一个人可以用一个简单的if语句来写两种可能的逻辑描述，但是这两种逻辑描述都会被综合起来(尽管只有一种是真正使用的)。
另外，是否可以根据通用端口更改端口？对于CLK示例，差分时钟需要2个输入端口，而单端时钟只需要一个输入端口。如何根据一般情况启用或禁用第二个端口？
浏览 2提问于2013-10-24得票数 5
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我在努力清理我的VHDL代码。我有一个信号不是clk。signal cntr: unsigned(15 downto 0) := (others => '0');
process(CLK):
浏览 5提问于2019-06-01得票数 0
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我有两个时钟率和只有一组组合的时钟率是合法的设计。
我很难想出正确的语法来实现this.The用例，或者如果语句给了我语法错误。这就是我现在所拥有的。
浏览 3提问于2014-12-12得票数 0
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