我写的这段代码是为了将时钟分频到默认频率为100 1hz的集成时钟的nexys4现场可编程门阵列，我需要将其分频为1 1hz。有没有人能告诉我它是否正确，如果不正确，需要修改的是什么？LIBRARY IEEE;
port (clk1 : in std_logic;
clkof digi_
浏览 81提问于2020-05-19得票数 0
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我是VHDL编程的初学者。最近，我想用VHDL开发一个用4个LED连接到FPGA板上的应用程序的组件。通过使用控制字/字节控制FPGA，需要为LED实现以下功能：任何帮助
浏览 1提问于2018-05-09得票数 0
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我正在学习如何用VHDL编写FPGA程序，并想知道如何确定时钟输入的正确频率。prescaler : process(CLK) if rising_edge(CLK) thenelse
CLK_1Hz <= not CLK_
浏览 2提问于2015-11-02得票数 0
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我是一个新手程序员，不知道我做的是正确的，所以如果有人能为我检查它，我会很感激。
因此，我试图制造一个8位的计数器与一个主动低计数启用控制信号。如果cten =0，计数器应该前进到下一个计数，如果cten =1时停止当前计数。计数器重置为输出二进制0的状态，当启用计数时，计数器在每个时钟边缘向上推进，直到达到255。它锁定在产生输出255的状态。我还试图将时钟从50 1Hz时钟改为1Hz时钟
浏览 21提问于2022-02-02得票数 0
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我试图完全消除在一台安静的机器上的一组核心上的计时器中断。这些是这些核心经常处理的唯一中断。可以删除这个1Hz的剩余计时器中断吗？。
一些进程处理操作仍然需要偶尔的调度时钟滴答。他们目前被安排时钟滴答每一秒左右。正在进行的工作将消除这种需要，即使是这些罕见的调度时钟滴答声。这个，“删除1Hz
浏览 2提问于2020-02-20得票数 4
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我对CPU的时钟速度感到困惑。看了这篇和之后，我以为我对Pluralsight有了一个坚实的理解，但是当我回到一个关于Pluralsight的VHDL教程时(链接没有给出，因为它不是免费的)，我不确定。，但我真正感兴趣的是我用星号表示的1hz clock进程。它表明，在50 that时钟的一秒内，一秒内将有250,000,000个上升沿。然而，我链接的视频和网页表
浏览 14提问于2018-01-11得票数 0
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Atmega8时钟
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我对时钟时钟使用timer0中断：#define TMR_RELOAD 80 - 5 /* 8 kHz / 80 = 100 Hz */
static uint8_t tmr_cnt;
inline void TMR0我在
浏览 10提问于2014-10-11得票数 0
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我对VHDL很陌生。给出了从24 MHz的输入时钟信号产生1Hz (占空比50%)的时钟信号的代码。我有一些问题要进一步澄清。
如果我想将占空比改为80%，应该如何调整代码？库IEEE；使用IEEE.STD_LOGIC_1164.ALL；使用IEEE.STD_LOGIC_ARITH.ALL；使用IEE
浏览 1提问于2013-02-24得票数 1
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我的目标是中断38 what并切换一个LED，但不管我设置了什么预分频器和周期。// This does nothing{
HAL_GPIO_TogglePin(GPIOI, GPIO_PIN_1)TIM_HandleTypeDef *htim){}
浏览 6提问于2016-11-30得票数 0
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我担心我的密码有多精确。下面的配置或多或少是1Hz的滴答声(用LED对肉眼进行测试)。(它在16f74上为Timer1使用了32 the的外部手表水晶)。下面的代码需要调整吗？测量到最近CPU时钟周期的精度最简单的方法是什么？为了确保1Hz信号的精确性，我需要弄脏装配吗？
我希望执行计时器处理程序(和其他人)所需的时间甚至不会出现在画面中，因为计时器总是在计
浏览 2提问于2011-06-25得票数 2
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我在玩FFT，似乎无法得到预期的结果。我有一个声音剪辑，我记录了一个麦克风放在一个模拟时钟。所以它每秒钟都有声音。[wave,fs]=wavread('clock.wav');plot(t,wave);wavefft=abs(fft(wave));这是我正在使用的代码。我应该在<e
浏览 4提问于2014-02-06得票数 0
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我有一个32.768 kHz振荡器，它产生1Hz脉冲.我用一个40兆赫的时钟来测量这个脉冲。我试图通过与所得到的结果进行比较，来测量振荡器的实际频率。我不能改变我测量的周期，它必须是1Hz (1s).
或
comp
浏览 6提问于2016-10-07得票数 1
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一阶IIR滤波器的设计
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我正在为我的斯巴达-6设计一个简单的一阶IIR滤波器，但我在挣扎于总线宽度和系数量化。
输入数据为16位宽，来自集成ADC，量化噪声是前端噪声的主要来源。输入信号在大约300 1kHz处被滤波，我想在1Hz、10 1Hz、100 1Hz、1 1kHz、10 1kHz的可调谐频率上实现一阶IIR滤波器:让我们集中讨论1Hz滤波。我计算了滤波器系数：
浏览 4提问于2015-04-24得票数 0
最近，我开始用纯c/c++编写Atmega328P，没有使用所有的arduino库和arduino IDE。我想以1 1Hz (1秒)的频率闪烁LED。开，1秒。关闭)。mcu的时钟频率为16 The，我选择了1024的预分频器，以尽可能减少溢出的数量，以减少抖动，因为中断例程总是有开销(如果你阅读我问题的其余部分，这会更有意义)。通过简单的数学运算，我
浏览 0提问于2017-11-14得票数 0
好的，在学习了几个教程之后，我现在尝试创建一个类似的过程，我按下一个按钮来改变LED闪烁的频率，但这次使用的是多路复用器。现在的问题是标题错误(10028)：无法解决net "clk_1hz“的多个常量驱动程序。现在我看了所有不同的帖子，但我似乎不知道我做错了什么……我知道它告诉我，我正在为"clk_1hz“和"clk_4hz”分配多个不同的源，但它告诉我，这是在代码的端口映射中发生<e
浏览 2提问于2015-07-22得票数 0
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VHDL音频项目
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我试图尝试在一个Nexys 4 DDR董事会的学校项目。我感兴趣的项目分为两部分：板上的其余开关将用于在两种模式之间切换。在第二部分中，我计划使用一个时钟分配器来划分100个MHz
浏览 1提问于2019-11-13得票数 0
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VHDL中的简单振荡器
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我刚刚开始使用VHDL，我很难理解流程到底是如何运行的。led <= not led;--end if;它是一个输入(时钟)信号，频率为50 MHz，占空比为50%。现在，据我了解，流程timer_1Hz将在clk信号的任何变化中触发，无论是从0到1，还是从1到0的转换。
我期望从上面的例子中闪光灯的频率为0.5 Hz，因为rising_
浏览 3提问于2017-11-04得票数 0
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我必须使用VHDL语言从一个100 the的基准时钟(占空比0.5)生成一个78 the的时钟(占空比为0.5或0.7) (因此比率是200/156)。我知道我可以使用DCM、PLL或类似的工具，但现在(不幸的是)我就是不能。因此，我想使用(不包括任何DCM或PLL)一个简单的分频器，但在这种情况下，我也知道频率只能除以整数(最小2，因为我会使用计数器来做这件事-在我的例子中，我必须除以1
浏览 0提问于2012-11-11得票数 5
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我正试图用1Hz的时钟在我的FPGA (旋风V板)上显示从0到9的计数值。问题是输入时钟是50 The (原生于FPGA)，我不确定我是否正确地执行分频器。或者，也许我的积木有问题。KEY1将成为我的“自由运行”模式。只要按下这个键，我就想让董事会从0-9开始计数，然后从0开始连续地返回。我编写的代码执行频率除法为2N。因此
浏览 0提问于2018-03-27得票数 0
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