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typedef enum提供了一种方便的方法来描述一组名称-值对。有没有办法将它们链接起来，以便在所有级别使用enum创建更深层次的结构？我想创建一个由a_t和b_t组成的变量c。这个是可能的吗？a_t b_t c;
所以在c的每个维度上，我都可以有enums。编辑:一些澄清-假设a_t、b_t和c_t是不可变的，因为它们是自动生成的。这样的枚举有成百上千种。我想根据需要创建更大的结构，因为自动生成它们的
浏览 12提问于2020-02-07得票数 0
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有没有办法根据参数值有条件地在两种类型之间进行选择？_2_t type_t;end
type_t my_signal; 正如您所看到的，我需要在else子句中执行与在if子句中相同的操作，但需要对不同的结构执行操作。这对我来说似乎是多余的，我很好奇是否有一种方法可以避免重复。
浏览 8提问于2020-04-21得票数 0
我有一个用于简单乘法器的Verilog代码，如下所示，它需要两个32b输入，它们被分成两个(16-b MSB和16-bLSB)并乘以：begin W1_reg <= W1;end 代码的测试平台如下：
注意:输入是从两个具有32-b值的外部文本文件中读取的。W1inar
浏览 53提问于2022-04-20得票数 -1
在Verilog中有没有什么构造可以和SystemVerilog的typedef相媲美呢
我知道在SV中，我可以为类型定义创建自己的名称，并在构建复杂的数组定义时使用它。我知道typedef在Verilog标准(即Verilog-1995)中并不存在。但有没有可能以某种方式绕过它？
浏览 0提问于2016-02-16得票数 0
VHDL和Verilog具有相同的用途，但大多数工程师都喜欢这两种语言之一。我想知道谁喜欢哪种语言。
关于Verilog和VHDL之间的分离，有许多神话和共同的智慧。(ASIC / FPGA、欧洲/美国、商业/国防等)如果你四处打听，人们会一遍又一遍地告诉你同样的事情，但我想知道这些神话是否基于现实。所以我的问题是:有谁能提供定量数据的来源来说明谁使用VHDL，谁使用Verilog？再说一次，我在寻找数字
浏览 11提问于2011-02-11得票数 13
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我希望在系统Verilog中有参数化的typedef struct。
例如，对于8位和16位复杂数据，我可以对复杂数据类型使用参数化的typedef，而不是单独定义吗？
浏览 4提问于2020-11-05得票数 2
文件a有基于是否定义了'b‘的编译指令。a.sv中的代码如下： module a_module()`ifdef b $display("This is compiled in file a"); end`incl
浏览 47提问于2020-11-18得票数 0
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我试图在同一个initial begin中生成多个QuestaSim 2021.3中的VCD文件(最新)。我在QuestaSim用户手册中找到了这一节：
但是，我只能将"/hardcoded/path/ to /vcdfile.vcd“作为文件名传递，这对于单个VCD文件是正确的。这是我的密码： input logic clk, input logic [31:0] a, b,
output logic [31我有
浏览 22提问于2022-06-29得票数 0
我在VHDL中有以下类型的端口： type my_array_t is array (natural range <>) of std_logic_vectorentity;wire [N-1:0] my_input_s[M-1:0];我相信这两种类型是完全等同的“形式端口'my_input‘类型'my_arra
浏览 11提问于2022-05-20得票数 0
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我有下面的VHDL代码，它定义了一个特定宽度的常数。std_logic_vector(WIDTH - 1 downto 0) := std_logic_vector(to_unsigned(16#0#, WIDTH));parameter WIDTH = 16但这似乎不适用于我的Verilog编译器
浏览 2提问于2016-02-16得票数 0
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跨语言共享常量
、、、、
我有一个长长的常量列表，我需要在几个不同语言(Verilog，C，C++和C#)的项目中访问它们。与其在每种语言中重复它们，有没有好的方法来分享它们呢？
我唯一能想到的是一个文本文件和一个预处理脚本？这是最好的解决方案吗?还是有更简单/更优雅的方法？
浏览 0提问于2010-08-24得票数 11
我们有一个带有字符串参数的模块xxx。if (PAR == "abc") begin
有没有一个很好的解决皮棉问题的方法？
浏览 0提问于2020-09-17得票数 1
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我在Linux操作系统上使用gvim编辑器在Verilog上工作。由于系统故障，我丢失了一些文件。以前verilog代码的预定义变量过去是彩色的，但现在不是了。我怎么才能找回那些颜色呢？
浏览 4提问于2012-07-10得票数 2
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使用"make“命令完成定义，如下所示：如何在我的系统verilog测试平台中使用这个定义？
浏览 18提问于2017-06-27得票数 0
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我是电路综合的初学者，我经常遇到网这个词，但我永远找不到它的标准定义。在我看来，它指的是任何一种“黑匣子”，在那里它接收输入并产生产出。所以它可以是一个大电路内部的一个子电路，也可以是一个门阵列。我的理解正确吗？
浏览 1提问于2017-03-03得票数 3
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有没有任何方法可以使用vhdl记录类型的测试台信号？如果是这样，我如何约束systemverilog中的记录？我从Questa用户手册中收集了10.4的以下内容：
使用
浏览 0提问于2016-10-21得票数 0
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我的库中有一个通用模块，它在设计的不同地方被多次使用。endmodule my_type_t ope, res; .WIDTH ($bits(ope)) .a (ope), );
当我编译时，我会收到VCS中的lint有什么简单<e
浏览 0提问于2020-08-03得票数 1
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我的大部分系统-Verilog代码使用参数来定义不同的等待时间，例如：现在，因为我在我的文件中定义了一个时间尺度，所以我可以直接使用这些参数来引入等待周期：initial begin#HALF_SPI_CL
浏览 2提问于2014-07-21得票数 1
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我正在开发一个打开Zynq板的应用程序。我开发了在ARM主机上运行的C代码，并为PL实现和综合了这些代码。我在PL和PS之间有数据传输。但是，我没有董事会。我想测试我的程序并评估我的系统(资源，吞吐量和延迟，…)。谢谢
浏览 5提问于2016-08-31得票数 1
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