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回答
级联
的
verilog
位
选择
、
、
我不知道如何
选择
它
的
位
。 我认为你只需要看到错误行。我只是上传所有的代码。
浏览 25
提问于2020-10-25
得票数 0
1
回答
Verilog
的
例子错了吗?仲裁代码MSB查找器
、
、
在我
的
书中,有这样一个例子:如果n=4为4
位
,则c为4
位
,但
级联
则为5
位
!我对
Verilog
有什么不理解
的
地方,也许是这样
的
。
浏览 2
提问于2014-07-18
得票数 0
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2
回答
为什么这个任务是错误
的
?
、
这是我
的
密码:( output [17:0] LEDR,);assign LEDR = SW[17:0]; assign M[7]
浏览 1
提问于2015-06-06
得票数 2
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2
回答
Verilog
:如何在寄存器中扩展二进制文件?
、
在寄存器中对二进制进行签名、扩展和零扩展
的
代码
的
格式是什么?将a扩展为32
位
,将其添加到b中,并将结果放入c中. 将a扩展为32
位
,将其添加到b中,并将结果放入c中.
浏览 1
提问于2017-06-26
得票数 0
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2
回答
利用
verilog
中
的
循环产生和传播64
位
kogge石加法器
的
信号
我正在写一个64
位
kogge stone加法器
的
verilog
代码。请告诉我如何写预处理阶段
的
计算,产生和传播信号
的
64
位
输入使用循环在
verilog
?for(i=0;i<64;i=i+1)assign p[i]=a[i]^b[i];end这段代码是我写
的
,我在网上研究了很多,但找不到正确
的
方法。在Modelsim中编译时显示
浏览 6
提问于2018-02-03
得票数 0
2
回答
如何有一个恒定长度
的
二进制数
.clock(clk), .enable(enb), .regOut(outp)例如,我想定义"in“变量(模块
的
第四个输入谢谢你
的
帮助。
浏览 0
提问于2018-03-24
得票数 0
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1
回答
在
Verilog
中为多个变量分配一个值
的
正确语法是什么?
我正在写一个64
位
加法器模块,我
的
输入是a,b,cin,输出是求和和进位。我想使用一个连续
的
任务,所以我在我
的
结束模块之前写了assign sum = (a + b);。为了也将这个值赋给我
的
进位,assign sum,carry = (a + b);会是正确
的
语法吗?
浏览 1
提问于2020-11-13
得票数 0
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2
回答
不大小常数
的
非法
级联
、
、
d0={0,0,0,0};但是,当我运行它时,我会得到24个类似的错误: 我上面的代码怎么了?
浏览 0
提问于2020-11-26
得票数 0
回答已采纳
1
回答
Verilog
改变右手
的
大小
这是预期
的
行为,然而,我得到
的
C是相同
的
,但是E是0。我认为
verilog
正在将RHS变量
的
大小增加到4
位
,因为左侧是4
位
(1+3)。然而,对于T,它在补充T之前附加前导0,所以T变成0011,它
的
补码恰好是1100,而不是0100,4
位
版本
的
T补码。我不明白为什么会这样,在添加一个前导零之前,我无法找到一种使互补发生
的
方法。如果我做了以下操作,它可以正常工作,E得到1:
浏览 4
提问于2021-01-13
得票数 1
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1
回答
我可以使用
级联
,重复,或‘定义与$readmemb或$readmemh?
、
我正在实现一个单周期MIPS处理器,并使用$readmemb或$readmemh初始化我
的
内存。在这种情况下,我想用一些32
位
的
指令初始化我
的
寄存器文件,但是我不想用手把这些指令写出来。我能否将下面这样
的
方案输入到$readmemh中,并将内存初始化为这些值?我对这些$readmemh和$readmemb有什么限制?
浏览 4
提问于2014-10-31
得票数 1
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1
回答
Verilog
-动态读取寄存器
位
或使用某些变量
、
我想一点一点地读8
位
寄存器。即第一次读数0:3,然后1:4,然后2:5。一次读取4
位
。下面的代码在使用整数访问寄存器
位
时会出错。
浏览 2
提问于2015-10-17
得票数 1
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2
回答
如何将ASCII代码转换为
Verilog
语言中
的
字符
、
、
它可能太简单,无法描述,但我在这里,抓我
的
头…任何帮助都将不胜感激。
浏览 16
提问于2019-12-01
得票数 0
3
回答
Linting:比较
Verilog
参数和常量字符串
、
、
我们有一个带有字符串参数
的
模块xxx。分析值"abcd“是32
位
,但"abc”是24
位
。有没有一个很好
的
解决皮棉问题
的
方法?
浏览 0
提问于2020-09-17
得票数 1
1
回答
一种新
的
带比特掩蔽
的
电线中2根线
的
可变宽度分配[
VERILOG
]
、
、
、
我试图在硬件(使用
Verilog
)中实现这个伪代码所描述
的
函数: output [63:0] = b[63:56], c[X-1:0], b[Y-1:0]A是一个布尔值,而输出b和c是64
位
长。X和Y在运行时变化,所以它们不能是
Verilog
变量。X
的
值随A而变化: X = 56 - Y而Y是从6
位
寄存器中读
浏览 0
提问于2017-10-26
得票数 0
1
回答
如何使用xilinx属性在
verilog
代码中
级联
块图?
、
、
、
我正在尝试使用我
的
VERILOG
代码中
的
块ram实现一个更大
的
ram,它已经超过了设备中那个特定块ram
的
深度限制(我需要一个深度为4500
的
ram,一个块ram
的
最大深度是512)。如何使用我
的
verilog
代码中
的
属性
级联
块ram。提前感谢
浏览 14
提问于2016-09-21
得票数 0
1
回答
Verilog
:一个案例结构中许多情况下
的
更好
的
语法
、
、
我在
Verilog
有一个案例结构,大约有95个病例。5'd2: header_buffer[23:16] <= writedata;正如你所看到
的
,有一个非常可预测
的
模式。有没有更好
的
方法来写这个,这样我就不需要手动写出所有的案例,这样我就可以将它缩放到任意大
的
大小,比如100或200个案例?似乎某种类型
的
for循环语法非常有用。
浏览 2
提问于2014-04-30
得票数 5
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2
回答
使用参数在
verilog
中创建常数
我想要接受一个参数,并将一些等于参数
的
零赋值给一个常量,并使用这个常量进行比较。我该怎么做?n=3'b000; 并在另一个语句中使用这个n。唯一
的
问题是,我不知道n。我如何初始化'n‘零,并将它分配给什么
verilog
数据类型?
浏览 2
提问于2014-01-21
得票数 21
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1
回答
{}和'{ }之间
的
差异
、
(在
Verilog
系统中)我知道{}是
位
压缩算子,但我不知道{}与'{ }有何不同
浏览 1
提问于2021-03-12
得票数 0
回答已采纳
2
回答
在
Verilog
中转换导线值以进行进一步处理
、
我是第一次接触
Verilog
。
浏览 0
提问于2011-09-22
得票数 1
1
回答
Verilog
localparam
的
VHDL等价
、
我在
verilog
模块中找到了以下声明:在我看来,str2是一个字符串值,但我想知道在下面的代码片段中是如何处理
的
write_ascii_data <= 8'hff & (str4 >> ({3'b0, (str4len - 1 - write_base_addr[6:3])} << 3));字符串值会先转换为
位
值吗Write_ascii_d
浏览 0
提问于2018-09-12
得票数 0
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