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一段任意代码的逻辑合成
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我已经完成了一个项目，制作物理逻辑门，现在我正在寻找一种方法，把一个任意的程序变成一些逻辑门，以便我可以使用。谢谢。我有所有的1位输入/1位输出门和所有2位输入/1位输出门。由此，我还可以构造一个
浏览 5提问于2015-06-03得票数 4
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这是Verilog上的两种半加法器定义。halfAdder1and(c,x1,x2);assign s=x1^x2;
浏览 1提问于2017-08-03得票数 0
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总计100.204 (23.729ns逻辑，76.475ns路由)
对于延迟情况的模块如下所示，如何对其进行优化以减少延迟并提高性能。
浏览 5提问于2017-03-11得票数 0
test(a,b,c); output wire c;endmoduleread_verilog test.vYosys将assign语句解释为AND门和NOT门，并输出以下json： "creatorattributes": {
"src": "t
浏览 2提问于2018-10-10得票数 1
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我正在尝试实现一个逻辑门类型聚合操作。我在编写一个在合理的时间内执行计算的实现时遇到了困难。我认为我所拥有的是合乎逻辑的，但它是非常缓慢的，我不认为它需要。(多到一个关系)，因此我希望使用逻辑OR操作将探测列聚合到蛋白质列。
除此之外，一些蛋白质是蛋白质复合体或蛋白质集合的一部分。蛋白质复合物和蛋白质组除了含有蛋白质外，还可能包含蛋白质复合物或蛋白质组。我想把蛋白质集合建模为OR门和蛋白质复合物作为和盖茨。我把蛋白质、protein_sets和复合物统称为“实体”。
浏览 4提问于2014-06-09得票数 1
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如何优化阀门仿真逻辑？
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这是一个简单的逻辑编程和优化练习曲，我已经为自己创造了，并偶然发现它。
在其输出时，它有一个阀门，或一个门，G，可以打开或关闭，根据以下逻辑：
栅极只从储能器(如二极管)引
浏览 0提问于2019-05-01得票数 1
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我正在使用Xilinx ISE项目导航器(P.28d)为自动售货机编写verilog代码。我的代码出了什么问题？这么多警告，但没有错误。 input clk, input cancel, input sel2, input Rs_10, output reg product, output reg [6:0] retur
浏览 1提问于2012-11-28得票数 1
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在A和B上进行二进制加法，并将其与适当的进位位一起输出。我不确定如何实现进位位C是用于进位位的1位输出 input [3:0] A; output [3:0] O; assign C2 = A[0] + B[1];
浏览 0提问于2015-10-23得票数 2
我有一个in std_logic_vector(3 downto 0)和一个out std_logic_vector(6 downto 0)。对于一个进程和一个案例，我正在检查所有可能的二进制条件，比如when "0000" => output_var <= "1111111";等等。我的程序工作所有指定的二进制组合输入输出在模拟。
我在以下情况下增加了这一行：when "ZZZZ" => output_var <= "0000000";，但这是行不通的，在模拟(Quartus)中，当输入为"ZZZ
浏览 1提问于2017-07-22得票数 2
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我理解always块可以用来实现过程逻辑和时序逻辑。一个。，实现FF所需的综合工具的块属性是什么？我知道以下结果将导致FF: [...]
但是，我在寻找更深入的理解。
浏览 11提问于2021-12-23得票数 2
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我正在学习和构建一些Verilog代码，但现在我最重要的是理解逻辑门的延迟。我试着在每个逻辑门中用5ns延迟来编码这个简单的组合电路，但我不知道是不是这样： assign #5 F = (B ~| C) ~& A;
在上面的代码中，是每个逻辑</em
浏览 4提问于2021-06-29得票数 1
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最近，我遇到了描述一种语言向另一种语言转变过程的两个词--“翻译”和“综合”。我有一些建议，但我不知道有什么区别。例如，我们说C++被“翻译”成汇编程序(字符串被转换成另一个字符串)，但是VHDL (三个抽象级别:行为、RTL和逻辑)从行为到RTL，从RTL到逻辑等等(门描述仍然表示为字符串，所以基本上仍然是字符串
浏览 0提问于2015-05-29得票数 0
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我正在寻找能够最小化布尔表达式w.r.t的算法或程序。结果表达式中使用的字符数。我知道常见的最小化算法，如Quine-McCluskey和Espresso，但它们总是产生可能比涉及巧妙括号的表达式长得多的析取范式。
浏览 0提问于2016-11-22得票数 1
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然后我再添加一个阶段，用2to1和3to1以及适当的寄存器替换5to1多路复用器。在后一种情况下，时钟速度会下降。我不明白为什么添加寄存器和流水线阶段会丢弃时钟speed..any解释？
浏览 15提问于2017-12-30得票数 0
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Python逻辑门电路仿真器
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最近我对模拟逻辑电路产生了兴趣，因为我在学校上了一门电子学课。我在Python中为逻辑门电路创建了一个功能模拟器。我的实现是可行的，但我想知道它是否可以以任何方式进行优化或改进？
浏览 0提问于2023-06-01得票数 0
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我正在开发一个程序，试图从NOR盖茨构建逻辑电路，给出一些适应度函数(logic_circuit，=>，fitness_value)。目前，我正在使用某种模拟退火(对逻辑电路图进行N个随机突变，如果适应度高于接受的当前解，则计算新方案的适应度)。
浏览 5提问于2022-08-14得票数 0
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