我被注册输出的含义弄糊涂了。我知道如何用VHDL编写编码器，但不知道寄存器输出的问题是什么意思。
浏览 4提问于2016-09-11得票数 0
我是这个世界上的新人。library IEEE; port(
S : in std_logic警告:Xst:3002-此设计包含一个或多个与Spartan6体系结构直接不兼容的寄存器/锁存器。造成这种情况的两个主要原因要么是异步集和异步复位所描述
浏览 4提问于2017-08-30得票数 2
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我需要设计一个电路，它在输入(无限输入)处接受n个数字，并计算这些数字的平均值作为输出。输入的数字只能是值<0,15>。我需要用VHDL实现这个电路，但是我找不到合适的算法，因为我需要它来设计逻辑模式。我知道我肯定需要一个4位加法器和一些寄存器来存储值。我试图用移动平均原理来理解这个问题，但它根本不起作用。
浏览 1提问于2012-11-18得票数 0
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我们正在开发一个用VHDL编写的流水线处理器，我们在模拟器上的定时、同步和寄存器方面有一些问题(代码不需要被合成，因为我们只在模拟器上运行)。假设我们有两个处理器阶段，A和B，中间有一个管道寄存器：
流水线寄存器R是寄存器，因此在时钟上升边缘改变它的状态。处理器级B是<
浏览 1提问于2016-12-13得票数 0
我尝试用VHDL语言实现一个fir滤波器，但在前三个时钟期间，我没有得到任何输出，并且出现错误at 0 ps, Instance /filter_tb/uut/ : Warning: There iswait for 10ns; wait for 10ns;
输出我认为这与信号c_i和</em
浏览 0提问于2018-05-09得票数 0
在多个论坛上搜索，我没有找到一个全面的答案。
我想了解，[PARAM1:0] ram [PARAM2:0]什么时候被ISE合成器推断为块RAM，而不是呢？
浏览 0提问于2016-07-17得票数 1
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我想用ModelSim模拟一个用VHDL语言设计的微处理器。我想知道模拟的输出文件格式是什么？我还想加载一些十六进制文件在这个Microporcessor...what的只读存储器，我应该怎么办？
浏览 7提问于2010-08-28得票数 0
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是否有任何好的、现有的软件工具可以帮助生成具有适当# definitions的注册偏移量的C头文件以及VHDL中的位定义？如果确实存在这样的工具，那么它们对VHDL设置了哪些限制，以及应该如何指定应该导出的东西？到目前为止，我已经找到了这些工具，但它们并不是我想要的：
基于这些工具，我还感兴趣的是，正确的工
浏览 8提问于2009-10-18得票数 8
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rising_edge(clk)) then end if;但是，如果rst包含在灵敏度列表中，它将变为异步复位我现在的问题是，什么时候断言rst。该进程将被执行。但是rst信号是否已经稳定，使得rst信号的值为'1'？
浏览 0提问于2013-12-19得票数 0
我正在尝试理解如何编写指令集，这非常简单。这些要求是基本的:读、写、加、减、使能循环/条件运算。我试着在网上寻找示例代码，但没有成功。编程语言必须是机器代码，还是可以是c语言？
浏览 2提问于2019-03-20得票数 0
我试过Vivado和Quartus，但它们都很重，而且工具对于初学者来说非常复杂。对于正在学习VHDL的初学者，是否有一个轻量级的免费IDE +模拟器？
浏览 4提问于2014-08-15得票数 7
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测试VHDL代码逻辑的标准方法是用VHDL编写一个测试平台，并使用像ModelSim这样的模拟器；我已经做了很多次了。我听说，工程师们现在使用Python来测试VHDL代码，而不是用VHDL编写测试平台。
这是怎么做的？- Is this done in Python using a module like myHDL and then linking/imp
浏览 29提问于2016-03-02得票数 5
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我正在创建一个布尔逻辑模拟器。我发布了一个关于应用程序的组织和一般设置的问题，它位于这里：。我认为这并不直接适用于另一个问题，所以可以单独发布这篇文章。请原谅我的代码，我对Java非常陌生。代码的组织实际上非常简单，但是当我试图在Asase语句中将一个变量赋值给自己时，我遇到了一个问题。(注意：* =>和，+ => OR)正如您在下面所看到的<
浏览 3提问于2011-11-06得票数 1
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) if (reset == 1) something <= 0 end
现在假设reset从0变为1，同时时钟有一个
浏览 0提问于2013-07-09得票数 5
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我对在架构中声明的信号何时必须插入到进程的敏感度列表中感到困惑。当我必须在过程敏感度列表中包括一个信号时，我真的很难理解。
浏览 0提问于2012-01-25得票数 23
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嗨，你们中有更多VHDL Quartus II经验的人，请在这个问题上给我设置一下。我有以下实体和行为架构的D触发器设置和重置.PROCESS D_FF;当我使用Quartus II编译代码时，会得到以下错误消息：
警告(335093)：TimeQuest定时分析器正在分析一个组合回路作为锁存器我认为这是对R&S输入的不完全输出赋值的警告，但当我只使用SET输入制作D触发器锁存时，编
浏览 4提问于2016-01-05得票数 1
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我正在使用Simulink / Matlab嵌入式编码器建立一个模型，然后通过HDL编码器将其转换为VHDL。它在模拟和HDL上的表现应该略有不同，特别是在调试输出方面。是否有可编程的方法来区分所选择的目标？这最好不需要手动切换，如"DEBUG =1“，并确保禁用的代码或子模型不会被合成。如果也可以区分不同的“加速器”模式，那就更好了。更新:这
浏览 2提问于2013-10-09得票数 4
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对于我正在创建的应用程序，我想使用一个解码器来帮助写入42个寄存器中的一个。为了考虑所有可能的寄存器，我需要6位输入，因为lg(42)的上限是6。然而，这将创建一个6到64的解码器，留给我额外的12个输出，我不知道如何处理。我知道在VHDL中我可以为它写一个case语句： wh
浏览 1提问于2015-03-26得票数 0
我想知道verilog和汇编语言的区别是什么。
下个学期我们将使用微控制器，但我想在学期开始前了解一点。我一直在做很多关于低级编程的研究，到目前为止，我对汇编语言有了很好的理解，但我在试图理解Verilog和VHDL时感到困惑。
浏览 2提问于2014-01-04得票数 2
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