我对CPLD编程完全陌生,我想用VHDL语言在Xilinx ISE Project Navigator中编程一个闩锁+计数器。这就是它必须工作的方式,而且必须是这样的:这种设备获得2个时钟信号。当其中一个从高状态变为低状态时,数据输入位被传输到输出,并被锁存。当第二个时钟从低状态变为高状态时,输出位将递增1。不幸的是,我的代码不想工作……
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity counter8bit is
port(CLKDA, CLKLD : in
我正在(慢慢地)通过上使用XilinxSpartan-6Eval板编程的方式,并且正在查看时钟时间,以及如何添加必要的时间限制。它给我带来了几个问题。在这个演示中,我使用了一个简单的程序来做一个LED闪烁(代码在底部)。
然后,我将这个约束添加到约束文件中:
NET "CLK" TNM_NET = CLK;
TIMESPEC TS_CLK = PERIOD "CLK" 200 MHz HIGH 50%; # What effect does the 200 Mhz enforce?
约束实际上强制了什么?因为当我试图缩放它,以使一个发光二极管闪烁在1赫兹,我发现