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我应该在Verilog中应用递归。我设计的代码没有显示任何错误。请看我的代码，其中任务(splitt00)是递归调用的。Verilog支持递归吗?我如何实现递归逻辑？
浏览 1提问于2016-09-03得票数 3
作为实验的一部分，我在python中编写了verilog (逻辑门及其连接性描述)模拟器。我遇到了堆栈限制的问题，所以我做了一些阅读，发现Python没有“尾调用优化”特性(即在递归过程中动态删除堆栈条目)。( 2)假设我可以在没有堆栈跟踪的情况下生活，我是否可以绕过这一限制。
我之所以这样问是因为Verilog主要处理状态机，它可以使用递归函数以一种优雅的方式实现。我对Pytho
浏览 10提问于2014-08-13得票数 11
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我正在寻找Systemverilog中"automatic“的好处。我已经看到了“自动”阶乘的例子。但是我不能通过它们。有人知道我们为什么用"automatic“吗？
浏览 1提问于2015-06-22得票数 8
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我有一个verilog代码，我希望在其中使用递归。但是，每当我在always块中尝试这样做时，它都会给出一个错误，告诉我这不是一个任务。
有没有办法在always块中实现一个模块？还有，我可以在always块中使用递归吗？
浏览 0提问于2012-12-11得票数 2
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在Verilog中有没有什么构造可以和SystemVerilog的typedef相媲美呢
我知道在SV中，我可以为类型定义创建自己的名称，并在构建复杂的数组定义时使用它。我知道typedef在Verilog标准(即Verilog-1995)中并不存在。但有没有可能以某种方式绕过它？
浏览 0提问于2016-02-16得票数 0
我有一个带有case语句的设计模块(一个部分实现的七段显示)，如下所示。然而，看起来就好像，如果没有为BCD值提供case语句，则先前分配的段值将作为BCD值的段值返回，而该BCD值在switch语句中没有被满足。 为什么会这样呢？假设我不想使用默认语句。我打印出了bcd、段和expectedOutput的值，并观察到了上面所写的内容。
浏览 28提问于2019-05-22得票数 0
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VHDL和Verilog具有相同的用途，但大多数工程师都喜欢这两种语言之一。我想知道谁喜欢哪种语言。
关于Verilog和VHDL之间的分离，有许多神话和共同的智慧。(ASIC / FPGA、欧洲/美国、商业/国防等)如果你四处打听，人们会一遍又一遍地告诉你同样的事情，但我想知道这些神话是否基于现实。所以我的问题是:有谁能提供定量数据的来源来说明谁使用VHDL，谁使用Verilog？再说
浏览 11提问于2011-02-11得票数 13
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我正在尝试使用flex/bison为类verilog语言创建一个解析器(或者更具体地说，使用一些额外的构造的verilog，用于生成verilog代码)，并且我在弄清楚如何构造我的bison规则来处理该语言中可用的一般类型的构造时遇到了麻烦);中，所有内容都可以放在一个my_if块中，而不需要任何my_if。这让我相信我现在的想法是有缺
浏览 0提问于2012-11-12得票数 1
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有没有可能把一些verilog代码打包成chisel/scala代码？如果是，我该怎么做？我需要在chisel中使用一些verilog模块。弗朗西斯科
浏览 3提问于2014-06-11得票数 1
当有人问你是否做过任何verilog合成，这到底是什么意思？这是否意味着编写代码、模拟、将代码下载到实际硬件，还是什么？我在网上读过，但他们只是说这是一个从高层到门级的转换过程，但这并没有告诉我多少。
浏览 5提问于2012-02-10得票数 6
我正在学习Verilog与Altera's (现在的英特尔) Quartus /w和DE0_Nano Cyclone开发板。我有Charles等人的书“使用Verilog的数字系统设计”，这似乎在Verilog模块级别非常好。我还查看了许多在线教程，并且我有一个使用单个Verilog文件工作的项目，就其本身而言，这是很好的。
我缺少的是
浏览 4提问于2017-01-05得票数 0
当我试图用$realtobits()函数从SystemVerilog中的数组中访问一个值时，我得到了ModelSim的一些愤怒：localparam realbegin $display( "0x%X", TEST_VALUE );我可以编译它，但当我试图在ModelSim中加载用于模拟的设计时，我得到：
# vsi
浏览 1提问于2017-08-18得票数 0
我实现了一个(工作的)纹波进位加法器，使用生成来创建16个不同的full_adder实例( full_adder按预期工作)：input [15:0] a, b; input cin;wire [15:0] a, b; wire“错误是分配给输入信号<em
浏览 5提问于2021-12-03得票数 0
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我是FPGA初学者，很难理解VGA控制信号和VGA是如何交互的，以及如何为更复杂的规范正确生成VGA控制信号(与Verilog)：
从表面上看，水平同步信号和垂直同步信号中的低部分分别对应于从一行到下一行的转换在VGA时刻表中给出的门廊的持续时间是否只需要最小(例如，我可以将门廊设置为比时间表中给定的值长得
浏览 0提问于2015-12-30得票数 3
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我在做什么在“工具”菜单下，有一个示意图查看器。
它只列出了第一个源文件以及如何在项目中保存生成的文件如何从Xilinx中的</em
浏览 0提问于2011-04-20得票数 9
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我刚开始接触这种递归，至少我知道它是一种方法在执行过程中调用自身的技术，但我对它的实际工作原理感到相当困惑。 return 1; else}
我知道这个阶乘是如何工作的这就是我
浏览 0提问于2019-03-13得票数 4
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