我正在做一个关于用Verilog实现SPI Master的教程。我已经很好地理解了模块是如何工作的,以及不同的模块做了什么。 但现在我来看模拟,它是用SystemVerilog编写的。我的问题是,我如何用Verilog编写这个SystemVerilog模拟? 我试过用.v替换逻辑类型,但我不知道reg和reg之间还有什么区别。SPI_Master_TB.v" Line 53: Multiple statement function/task without begin/end not supported in this mode