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回答
PLC程序容量是否可互换
memory
、
plc
、
interchange
假设我的流程当前使用的PLC具有100K步长和160K
字
的
存储
容量DM: 32K
字
EM: 32K
字
×4
存储
体(OMRON CJ2H-
CPU
65)。我有
一个
额定为150K步长的备用PLC,内存容量为352K
字
DM: 32K
字
EM: 32K
字
×10组(OMRON CJ2H-
CPU
66)。如果我需要用OMRON CJ2H-
CPU
66替换OMRON CJ2H-
CPU
65,
浏览 4
提问于2015-11-09
得票数 0
1
回答
为什么在大多数处理器体系结构中使用自然对齐而不是处理器
字
对齐?
struct
、
cpu
、
padding
、
cpu-architecture
、
memory-alignment
类似的例子可以在64位处理器中看到,16
字
节大小的数据类型(Int128)的对齐为16,而保持与处理器
字
大小相等的对齐(即64位处理器中的8
字
节长)是有益的。当数据结构的所有字段都
存储
在
一个
CPU
字
中时,由于自然对齐,它们在内部仍然有填充,而我认为当所有字段都
存储
在
一个
CPU
字
中时,不需要填充,因为结构中的任何字段都需要相同数量的字节移位来访问它,而不管
CPU
字
<
浏览 7
提问于2022-02-05
得票数 0
1
回答
为什么访问非自然对齐的内存效率不高?
memory
、
memory-alignment
让我们假设我们有
一个
64位的
cpu
,它总是一次读取8
字
节的内存,我想
存储
一个
4
字
节的int。根据自然对齐的定义,将
一个
4
字
节的对象对齐到
一个
4的倍数的地址(例如0x0000,0x0004)。但这就是问题所在,为什么我不能将其
存储
在地址0x0001中呢?据我所知,由于
CPU
将始终读取8
字
节数据,因此从地址0x0000读取仍然可以一次性获得
存储
在0x0001的int。
浏览 4
提问于2021-11-03
得票数 0
1
回答
计算机体系结构:高速缓存传输分析
caching
、
computer-architecture
、
data-transfer
这是我的考试学习指南上的
一个
问题,我们还没有讨论如何计算数据传输。任何帮助都将不胜感激。a)在高速缓存未命中的情况下,有多少用户数据从主
浏览 1
提问于2014-11-21
得票数 0
1
回答
AVX512中“蒙面”商店的粒度是什么?
performance
、
assembly
、
intel
、
cpu-architecture
、
avx512
假设您从
CPU
的写缓冲区的角度调用_mm512_mask_store_ps,,它是作为大小为64
字
节的
存储
执行(带有某种掩蔽)还是作为大小为4
字
节的多个
存储
在内部执行?为了防止
存储
到负载转发阻塞,必须将
存储
的粒度(大小)与后续负载的粒度匹配到相同的内存位置。希望这个问题是有意义的,我不是
CPU
架构专家。
浏览 2
提问于2020-09-03
得票数 8
4
回答
为什么我们需要建议
一个
变量
存储
在寄存器中?
c
我知道,在C中,我们可以使用关键
字
" register“来建议编译器将变量
存储
在
CPU
寄存器中。
CPU
指令中涉及的所有变量最终都会
存储
在
CPU
寄存器中以供执行,这不是真的吗?
浏览 0
提问于2010-09-30
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1
回答
Cache、Store缓冲器和BIU/WCB是否每个
CPU
中都有单独的物理缓冲区,还是每个
CPU
中都有
一个
单独的物理缓冲区?
caching
、
memory
、
x86
、
driver
、
intel
CPU
:英特尔桑迪/常春藤桥(x86_64) cache -
一个
众所周知的快速内存缓冲区,由三个缓冲区组成: L1 / L2 / L3,每个级别由64
字
节的高速缓存行组成。当我们将MOV [addr], reg
存储
1
字
节( 64次)时,只有在
浏览 1
提问于2014-09-12
得票数 3
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2
回答
转换不同数据类型时的内存对齐
c++
、
casting
、
memcpy
我很好奇,为什么我的代码在x86和armeabi平台上有不同的行为。代码的概念(它不是真正的代码,但足以理解问题):{} { D.x = *(int*)buff; //bad approach因此,当这个代码是GCC在arm架构下编译的-它导致SIGFAULT (未对齐内存)与数据类型的转换一致,尽管msvc编译的代码运行良好。据我所
浏览 2
提问于2016-11-11
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2
回答
为什么128位变量应该与16
字
节边界对齐
c++
、
c
、
memory-management
、
assembly
、
x86
我的理解是
CPU
不能访问任意地址。
CPU
可以访问的地址是其数据总线宽度的整数倍。为了提高性能,变量应该从这些地址开始(对齐),以避免额外的内存访问。对齐到4
字
节边界的32位变量将自动对齐到8
字
节(64位)边界,这对应于x86 64位数据总线。但是为什么编译器要将128位变量与16
字
节边界对齐呢?不是8Byte边界?让我说得更具体一些。例如,如果
一个
变量的长度为256位,编译器会将其对齐到32Byte边界。我不认为有任何一种
CPU
有这么长的数据总线。此外,普通的D
浏览 1
提问于2013-05-23
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1
回答
为什么在尝试在C中分配新内存时需要对齐
c
、
memory-management
现在我正在读C接口和implementations.The第四张图表是内存management.It说这个配置确保了任何类型的数据都可以
存储
在Mem_alloc function.How返回的块中我能理解这句话吗
浏览 1
提问于2013-10-15
得票数 1
3
回答
CPU
与内存通信
c
、
memory
、
pointers
、
cpu
整数代替32位=4
字
节。所以,在我的代码的第一行,
CPU
进入内存。内存是字节可寻址的,因此
CPU
为我的变量选择4个连续字节,并将地址
存储
到第
一个
字节(或最后
一个
字节)。在第三行中,它也是这样做的--
CPU
进入内存中的地址并加载
存储
在该地址中的数字。我不明白的是: 在32位
CPU
中,该地址的大小(指向该变量的指针)为4
字
节.(这就是为什么32位
CPU</e
浏览 1
提问于2012-03-18
得票数 3
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1
回答
在x86-64上,系统崩溃时“movnti”或"movntdq“指令是原子的吗?
x86-64
、
atomic
、
cpu-architecture
、
sse
、
persistent-memory
适用于: 额外的问题:保证64
字
节写入原子性的,以及支持它的
CPU
和DC-PM
浏览 6
提问于2021-01-04
得票数 5
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1
回答
用套接
字
实时更新电脑统计资料至网站
php
、
ajax
、
sockets
最终目标:我们希望我们网站上的
CPU
计价器能实时更新,因为我们通过套接
字
从C++客户端检索
CPU
%。我和我的朋友都不知道该用哪
一个
来完成这个任务,让AJAX或者套接
字
通过PHP从我的C++应用程序中请求
CPU
的使用,并用从客户端接收到的任何值更新网站上的计价器。如果不是,网站是否应该通过套接
字
从客户端请求信息,然后将其
存储
到变量中,并传递给AJAX更新元素? 你的帮助是非常感谢的:)我们正在为学校的节能项目工作。(我在C++上学,他在网上开发)
浏览 0
提问于2016-07-22
得票数 0
2
回答
如何理解“易失性”的能见度?
java
、
volatile
书上说:“如果
一个
线程只写
一个
变量,而其他线程只读它,你可以让这个变量不稳定”我不明白为什么不需要“易失性”来确保将线程刷新变量写回内存?如果没有易失性,如果其他线程会因为本地缓存而读取脏数据?
浏览 3
提问于2022-03-02
得票数 0
4
回答
“内存是8
字
节对齐的”是什么意思?
c
、
memory-management
、
memory-alignment
在
一个
项目中,我发现内存数据是"8
字
节对齐“的。有人能解释一下这是什么意思吗?
浏览 0
提问于2010-05-17
得票数 39
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1
回答
内存大小和内存位置之间的差异?
memory
、
memory-management
、
cpu-architecture
、
memory-address
我试图了解内存大小和8位体系结构内存的位置,只要告诉我
一个
内存单元是否包含8 bits= 1
字
节
存储
/大小,那么从该内存的特定单元中获取多少指令
CPU
的数据,是8位(1
字
节)还是2^8= 256位?如果您的答案是256位,那么为什么书中写到每个单元包含8位而不是256位,据我所知,如果单元包含8位,
CPU
应该获取8位指令。
浏览 1
提问于2021-09-25
得票数 0
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3
回答
为什么编译器要在寄存器中
存储
变量?
c
、
compiler-construction
、
cpu-architecture
、
cpu-registers
register登记数据-定义;注册int i; 注意,在打开优化时,TIGCC将自动将经常使用的变量
存储
在
CPU
寄存器中,但即使关闭优化,关键
字
寄存器也会强制
存储
在寄存器中。但是,如果编译器认为没有足够的空闲寄存器在这里使用,则可能拒绝将
浏览 4
提问于2013-10-31
得票数 2
回答已采纳
2
回答
DL360 G6双
CPU
无休止引导
hp-proliant
、
central-processing-unit
、
hpe
我有
一个
带有Xeon X5570和32 G6 (2x16GB) 4RRAM的HP ProLiant DL360 G6,它的工作原理与预期一样,但每当我试图向另
一个
套接
字
添加另
一个
X5570 (使它成为双
CPU
计算机)时,它就会陷入
一个
没完没了的启动循环中。套接
字
1的
CPU
1,套接
字
2的
CPU
2,套接
字
1的内存为32 in 套接
字
1的
CPU
1,套接
字<
浏览 0
提问于2018-03-01
得票数 1
回答已采纳
2
回答
英特尔Xeon
CPU
是如何写入内存的?
caching
、
optimization
、
x86
、
intel
、
cpu-cache
一个
将8个字节(两个对齐的4
字
节
字
)写入2条缓存行,另一条写入3条完整的缓存行。那么Intel Xeon
CPU
是如何写回内存的呢?你会感到惊讶的是,在谷歌中找到
一个
应该广为人知的答案是多么困难。据我所知,写
浏览 5
提问于2015-07-25
得票数 27
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2
回答
内存寻址和堆栈对齐-我正确理解了吗?
c
、
memory-management
、
stack
、
memory-address
、
memory-alignment
存储
器
字
不仅定义寄存器和总线大小,而且定义基本
存储
单元(例如,64位在64位arch上,32位在32位arch ecc上)。但是,据我所知,每个地址都准确地引用了内存的1
字
节,而不管内存
字
的大小如何。2)那么,
CPU
实际上只能访问内存
字
单元,并且每个内存
字
从单元本身的多个偶数地址开始,这是正确的吗?例如,在第一种情况下,如果8
字
节数据(例如长int)
存储
在2个内存
字
中,则
CPU
需要
浏览 2
提问于2015-08-21
得票数 0
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