Makefile:修改目标中的变量
Makefile是一种用于自动化构建和管理软件项目的工具。它使用一个名为Makefile的文件来定义一系列规则，这些规则描述了如何编译、链接和安装软件。
在Makefile中，可以使用变量来存储和管理各种值。变量可以包含文件名、目录路径、编译选项等。通过修改目标中的变量，可以灵活地控制构建过程中的参数和行为。
要修改目标中的变量，可以通过在Makefile中重新赋值来实现。例如，假设有一个名为TARGET的变量，可以通过以下方式修改它的值：
TARGET = original_target
...
target:
@echo $(TARGET)
...
override TARGET = modified_target在上面的示例中，初始时TARGET的值为"original_target"。在目标"target"的规则中，通过使用$(TARGET)来引用该变量并输出它的值。然后，通过使用"override"关键字，可以在Makefile的其他位置重新赋值给TARGET变量，将其修改为"modified_target"。在执行目标"target"时，将输出修改后的值。
Makefile中的变量可以用于控制编译选项、文件路径、目标名称等。通过修改目标中的变量，可以根据需要灵活地调整构建过程中的参数和行为。
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4回答
我试着把两个构建系统粘合在一起。两者都是递归的( makefile中的规则使用make调用其他makefile来构建项目的组件)。
我将它们命名为'A‘和'B’，其中'A‘构建应用程序，'B’构建'A‘所使用的库。
A中的顶级makefile调用'make TARGET=whatever‘，这意味着所有递归调用的构建比特都将目标值作为只读变量继承，包括来自B的构建系统，后者作为递归构建的一部分被调用。
我不希望这种情况发生在“B”的构建系统中(B来自不同的项目)，因为那里的makefile将目标用于自己的目的，而构建失败了，因为目标具有错误的值，
浏览 6提问于2009-06-01得票数 6
我是CUDA的新手，最近我想编译我的mpi+cuda程序，所以我使用CUDA SDK中的common.mk。我就是不能理解common.mk中的这一行
$(TARGET): makedirectories $(OBJS) $(CUBINS) $(PTXBINS) Makefile //line 447
makedirectories是一个目标，也可以是一个先决条件，但是Makefile是什么意思呢？
浏览 1提问于2013-01-05得票数 0
1回答
GNU 3.81。
下面的makefile
all:
echo before
TEST=1
echo after
生成“命令在第一个目标之前开始，停止。”在"TEST=1“线上。
在另一侧添加“覆盖”以测试如下：
all:
echo before
override TEST=1
echo after
运行良好(前和后都是“打印”)。
问题：
为什么"TEST=1“不确定，而”TEST=1“没有问题？为什么在目标的命令中”重写TEST=1“是可以的？
浏览 1提问于2011-11-21得票数 1
目前，我对makefile目标的工作方式感到困惑。我有一个当前的理解，我不知道它是否正确，因为我一直读的教程对我来说不是很清楚。这是我目前的理解
当您在终端中运行'make‘时，makefile实用程序会在makefile中找到第一个目标并尝试运行它，但是在这样做之前，它会查看文件中的所有依赖项
(这就是我开始感到困惑的地方)：如果依赖项是makefile中的目标，但在makefile的目录中不作为文件存在，则只需运行目标。如果依赖项是文件名，而不是makefile中的目标，则该实用程序将检查文件是否存在，如果该文件不存在，则该实用程序会对您大喊大叫。如果依赖项是存在于目录和目
浏览 0提问于2013-06-01得票数 2
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2回答
我的makefile中有一个变量，我希望使用unset或重新定义，以便目标a、b和c在各自的makefile中使用MY_VARIABLE的正确值(或者根本没有)。
如果我使用以下内容运行make foo：
export MY_VARIABLE := 'false'
foo: prep_foo dist
prep_foo:
$(shell export MY_VARIABLE='true')
echo ${MY_VARIABLE}
dist: a b c
a:
make -C a/src
b:
make -C b/src
c:
浏览 2提问于2012-06-13得票数 4
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我有这样一个目录树，文件rules.Makefile中有一些“共享目标”
├── Makefile
├── rules.Makefile
└── my_subdir
└── Makefile
我想在父目录和子目录的Makefile(s)中调用这些“共享目标”。
此外，子目录中的Makefile中的“自定义目标”应该可以从父目录中的Makefile调用。
出于某种原因，我只能从同级rules.Makefile (父目录中的目标)调用Makefile中的目标。当在子目录中使用Makefile中的相对路径试图访问父目录中的rules.Makefile时，我会得到一些错误。
父目录中Makef
浏览 0提问于2019-02-20得票数 2
我有一个通用的Makefile，它可以在各个项目中重用大量的目标。在大多数情况下，我的项目都是土耳其语，所以我在大多数目标名称中都使用了土耳其语。这是有意义的，因为这是实际完成的文件需要调用的内容，而且Makefile还负责发布结果。
例如，我的存储库中可能有一个源book.md。包含的Makefile有菜谱，这样您就可以运行make book-a4.pdf并获得A4大小的图书排版。但是还有更多，例如，make book-a4-cilt.pdf将建立一个适当大小的封面，或者make-octavo-3b-on.png将呈现出这本书的三维模型。
这很好，但现在我想让Makefile作为工具包使用，
浏览 3提问于2017-01-21得票数 0
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我的Makefile编译了一个文件列表，但是我想根据目标添加新的文件。可以在这里找到真正的makefile
OBJDIR=build
OBJSUFFIX=.o
BINARY=proj
FILES:=file1 file2
OBJS:= $(addprefix $(OBJDIR)/, $(FILES))
OBJS:= $(addsuffix $(OBJSUFFIX), $(OBJS))
opt: FILES+=file3 # append a file for a target
opt: OBJS:= $(addprefix $(OBJDIR)/, $(FILES))
opt: O
浏览 0提问于2020-04-15得票数 0
我在Makefile有几个目标。每个目标向makefile变量添加一些值。例如，CFLAGS。
CFLAGS := 1
a: CFLAGS += 2
b: CFLAGS += 3
我需要编写目标"с“，它将”看到“分配在"a”和"b“中的值。这可能会增加一些价值。
我试着这样做：
c: CFLAGS += 4
c: a b
echo ${CFLAGS}
在这里，我计划看到CFLAGS等于"1 2 3 4“或"1 4 2 3”，但实际上CGLAGS将等于：
a: 1 4 2
b: 1 4 3
c: 1 4
示例Makefile：
CFLAGS := 1
.
浏览 0提问于2018-02-24得票数 1
1回答
我试图建立一个框架，它应该适用于不同的设计/项目类似的操作。因此，我有一个通用Makefile，它定义了大多数操作所使用的一般目标。这样的想法是每个设计都有自己的主Makefile。这个主Makefile包含通用功能的通用Makefile，为通用Makefile的一些基本配置定义了一些变量，但也可以从通用Makefile扩展或覆盖变量，或者在不适用时定义新的目标或覆盖目标。
因此，简化的目录结构如下所示：
<Root Dir>
| -- targets.mk
| -- design1
| -- Makefile
| -- design2
| --
浏览 12提问于2022-06-30得票数 0
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我有一个makefile (GNU Make)，规则如下：
Makefile: dep1
...rebuild makefile...
config:
...rebuild makefile...
然而，有时当我运行make config时，dep1比Makefile更新，因此Makefile会被重新构建两次。这是在浪费我的时间。如何防止这种情况发生？
为了清楚起见，当用于生成makefile的文件发生更改时，Makefile目标将重新构建makefile。config目标允许您强制重建makefile并忽略缓存，例如，当系统配置更改时。
浏览 1提问于2015-01-10得票数 0
在我的makefile中，我想通过.PHONY语句调用shell脚本。在我的shell脚本中，我导出了一个变量，并希望将其导出到当前shell实例中。Make target运行正常，但变量没有反映在当前shell中。
Makefile
$ cat Makefile
.PHONY: configure-mytest-path
configure-mytest-path:
. ./scripts/test.sh
我通过make目标使用的Shell脚本
$ cat scripts/test.sh
#!/bin/bash
set -x
export MYTESTPATH=/Use
浏览 0提问于2020-07-09得票数 0
1回答
我正在尝试理解sphinx-quickstart自动生成的Makefile。下面是：
SPHINXOPTS =
SPHINXBUILD = sphinx-build
SPHINXPROJ = myproj
SOURCEDIR = source
BUILDDIR = build
.PHONY: help Makefile
%: Makefile
@$(SPHINXBUILD) -M $@ "$(SOURCEDIR)" "$(BUILDDIR)" $(SPHINXOPTS) $(O)
让我困惑的是：
.PHONY: he
浏览 1提问于2017-05-14得票数 7
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1回答
我正在制作一个makefile，它编译位于多个目录中的程序。所有源文件都在/src中，头文件在/inc中，目标文件将在/obj中创建，可执行文件将在/bin中创建。有三个makefile，一个是整体文件，一个在/obj目录中，一个在/bin目录中。obj makefile创建目标文件，bin makefile链接创建可执行文件的文件。我不应该硬编码值，因为这个makefile需要尽可能的通用，这包括硬编码的文件名和目录名。
下面的代码是创建对象文件的makefile。它会创建目标文件，但不会正确检查依赖关系，所以当我更新一个文件时，它会重新创建所有的目标文件。我一直在通读GNU Makefil
浏览 1提问于2012-10-28得票数 1
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2回答
我正在从Qt5 8.0.2编译NetBeans项目。
我一直收到这样的错误消息：
make -f nbproject/Makefile-Release_Win32.mk QMAKE=/usr/bin/qmake SUBPROJECTS= .build-conf
/usr/bin/qmake VPATH=. -spec win32-g++ -o qttmp-Release_Win32.mk nbproject/qt-Release_Win32.pro
mv -f qttmp-Release_Win32.mk nbproject/qt-Release_Win32.mk
"make"
浏览 8提问于2015-07-26得票数 1
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1回答
当我遵循Linux书的例子时，我在我的makefile中编写了目标。下面是对我的makefile的删减
result:=
all :
$(result) = $(subst a, A, how are you)
echo -n "the result is :"
echo $(result)
.PHONY: all
在空壳里，
it@ubuntu:~/luke/c_test$ make -s all
makefile:5: *** empty variable name. Stop.
如何将函数的值返回到目标中的“结果”？
浏览 1提问于2019-12-05得票数 0
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1回答
在运行特定目标时，我试图要求在Makefile中设置一个环境变量。我正在使用来自的技术，在这里您设置了另一个目标，它将保证设置一个环境变量。
我的看起来是这样的：
require-%:
@ if [ "${${*}}" = "" ]; then \
$(error You must pass the $* environment variable); \
fi
通过该目标设置，预期如下：
$ make require-FOO
Makefile:3: *** You must pass the FOO environment var
浏览 0提问于2016-03-16得票数 1
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给出一个makefile，带有一个target-specific 定义：
# A target-specific definition for both: 'all' and 'x'.
all : foo += target
x : foo += target
all : x ;
x ::
@echo '$(foo)'
运行，我得到：
# override Makefile-level variables, with a command-line definition.
$ make foo=cmd
cmd
现在使用相同的mak
浏览 6提问于2015-08-20得票数 3
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背景
我有一个(大型)项目A和一个(大型)项目B，因此A依赖于B。
我想要两个单独的makefiles -一个用于项目A，一个用于项目B --用于性能和可维护性。
基于 to ，我决定完全重写B的makefile，这样A的makefile就可以include它。这将避免递归生成的缺点:允许并行，而不是不必要地重做，提高性能等等。
电流溶液
我可以通过在顶部包含(在任何其他包含之前)找到当前正在执行的makefile的目录。
TOP := $(dir $(lastword $(MAKEFILE_LIST)))
我把每个目标写成
$(TOP)/some-target: $(TOP)/some-s
浏览 2提问于2014-05-18得票数 1
如果您愿意，请考虑以下情况：
$ pwd
/tmp/submake_example
$ head $(find -type f)
==> ./subdir/Makefile <==
subtarget:
echo "executing subtarget from directory $$(pwd)"
==> ./Makefile <==
include subdir/Makefile
$ make subtarget
echo "executing subtarget from directory $(pwd)"
ex
浏览 0提问于2010-07-21得票数 0
在工作中，我们使用其他makefile包含的通用makefile(通过include语句)，它有一个通用的“干净”目标，可以杀死一些常见的文件。我想在我的新makefile中添加这个目标，这样我就可以删除一些特定的文件，但是如果我在makefile中添加一个干净的目标，它只会覆盖旧的。
我知道我可以创建一个具有新名称的新目标，并让它调用clean，然后做其他事情，但为了保持一致性，我希望能够只调用make clean并让它做所有事情。
这有可能吗？
浏览 2提问于2009-10-30得票数 48
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我运行makefile为目标设备生成一个图像文件。在其中一个操作中，将映像烧录到目标设备之后，funtion1.sh调用script.sh，其中声明了我的VAR。
在运行Makefile的过程中，我希望在知道路径的情况下生成目标镜像访问script.sh，读取VAR值并在Makefile中使用它。
示例：
script.sh：
..。
VAR=some_value
..。
Makefile ???===============需要什么脚本？=====Now
-I尝试过此方法，但不起作用
Makefile：
PLAT_SCRIPT := /path/to/script.sh
PLAT_VAR :
浏览 1提问于2013-04-30得票数 1
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我正在构建一个带有递归Makefile的项目。基本格式很简单:源文件在各个子目录下，Makefile在项目根目录下。从项目根目录调用make将调用子目录中的所有makefile。到目前一切尚好。
所以现在我有了目标文件。如何才能让主makefile看到哪些目标文件位于子目录中，以便更好地将它们传递给链接器？
浏览 0提问于2011-04-14得票数 0
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我使用Makefile将源目录结构中的文件和符号链接复制到目标目录中，该目录最终将成为文件系统映像。其思想是使用find获得每个文件或符号链接的相对路径，然后添加适当的路径前缀来创建cp -a的源路径和目标路径。
CW_SOURCES := $(patsubst %,$(SOURCE)/%,$(shell find $(LOCAL_PATH)/filesystem -type f -o -type l))
CW_DESTS := $(subst $(SOURCE)/$(LOCAL_PATH)/filesystem,$(TARGET),$(CW_SOURCES))
$(CW_DESTS):
浏览 20提问于2016-09-04得票数 1
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我正在尝试设置一个Makefile来处理来自一组源的两个不同的目标，但我有点不知所措。它的绝大多数工作正常，但我的依赖结构是软管，因此我被迫做一个完整的重新编译每次。压缩后的示例如下：
first: OBJDIR = obj
second: OBJDIR = obj-2
SRCS = $(wildcard src/*.cc)
OBJECTS = $(patsubst %.cc,$(OBJDIR)/%.o,$(SRCS))
first: CFLAGS = -g -Wall -Wextra -std=c++11 -MMD
second: CFLAGS = -g -Wall -Wextra
浏览 1提问于2014-03-31得票数 0
中的解决方案
这是不可能的，因为我使用第三方软件和其他已经在使用CFLAGS变量的东西。而且修补他们的makefile是不允许的--我的老板说。
因此，我必须找到另一种方法来执行它。也许是一些神奇的符号链接，将对gcc的调用重定向到32位版本的编译器(希望默认目标不会被动态检测到)。
浏览 0提问于2009-11-04得票数 12
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大型工程通常有一个复杂的Makefile系统。在不同的Makefiles中有很多变量定义和目标-前提依赖关系。有什么方便的方法来打印所有的先决条件并为目标构建规则？
具体来说，有两个问题：
问题1
假设我有四个Makefile：
Makefile1：
p: a b
[some rule]
Makefile2：
q: c d
[some rule]
Makefile3：
r: e f
[some rule]
Makefile：
all: p q r
[some rule]
我是否可以调用一些命令来获得类似于下面的输出？
all: a b c d e f
[
浏览 3提问于2012-12-05得票数 2
我有一个makefile，ImpTarget.mk，用以下内容定义
%.h: %.dummy_force
@echo header= $@ xyz
%.dummy_force: ;
我在中包含了这个文件
这是我的顶级makefile (用MAKEFILES变量修改)
MAKEFILES = "C:\Users\User1\Desktop\A\ImpTarget.mk"
all:
$(MAKE) -C src -f makefile_gen all
$(MAKE) -C src DEBUG=TRUE -f makefile_gen all
我的目标是将
浏览 3提问于2016-06-30得票数 0
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1回答
我有一个金单石回购与多个应用程序在其中。我在每个应用程序根目录中都有Makefile，我必须像root/app1/一样在app目录中运行make build。我想摆脱这些相同的Makefile在每个服务，并有一个顶级Makefile，我可以使用它来同时构建所有的应用程序，每个创建单独的可执行文件或只构建特定的应用程序。有点像
make build app1 # builds only app1
make build # builds all apps
实现这一目标的明显方法是为所有应用程序设置目标并拥有构建命令，但想知道是否有更简单的方法来实现这一点，即使在Makefile中不重复每个目标的构
浏览 1提问于2017-05-17得票数 0
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我们有使用的脚本，它根据上次运行的系统填充Makefile的依赖项。
如何使Makefile中的clean目标自动删除gccmakedep添加到Makefile中的依赖项？
(我不能在clean目标中有一个命令搜索自己的"# DO NOT DELETE"除法器，因为gccmakedep本身会找到这个论点，并认为这是它应该砍的地方…？)
浏览 9提问于2015-02-23得票数 1
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1回答
你好，我想问一下如何在makefile中创建bash变量。下面的代码确实有效，但是变量“目标”仍然是空的。如何在makefile中实际创建“目标”和"current_target“变量？问题是我必须从实际的bash命令中创建这个变量。
SHELL=/bin/bash
...
MAIN_APPS = 01_prep 02_prep 03_prep 04_prep 05_prep
foo : .check_targets .check_segment
@for f in $(MAIN_APPS) ; do \
targets=$(expr $(last_targe
浏览 1提问于2020-11-23得票数 1
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我工作的项目被组织在一个带有根Makefile的文件夹中，以及许多子项目，每个子项目都是一个包含自己的makefile的子文件夹。
根Makefile在每个子目录中调用make (make -C命令)。目标文件在与源文件相同的级别生成。
我想命令根make命令将目标文件生成(和检索)重定向到指定的build_dir。有没有简单的方法可以做到这一点？(而不是修改每个子项目中的每个Makefiles )。
浏览 1提问于2012-11-22得票数 3
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我有一个顶级makefile，它为并行构建指定了-jn。这个顶级makefile调用了许多不同的组件makefile。不同的组件来自不同的存储库，其中一些支持并行构建，而另一些则不支持。我可以在顶层指定-j1，使所有组件都能工作。但是，是否有一种方法可以在顶层指定-jn，让标志级联到某些组件，但对其他组件强制使用-j1？如果我在选定的低级别makefile中使用NOTPARALLEL虚假目标，这是否只对这些组件强制执行-j1？
浏览 6提问于2020-06-03得票数 0
回答已采纳
我是Makefile的新手，我编写了一个简单的Makefile来编译我的C++程序。
TSP_OBU目标检查父文件夹中是否存在两个库(lib_wave.a和libsaej2735.a)。如果是，则更改“LIBWAVE_PATH”和“LIBSAEJ2735_PATH”变量的默认值(在目标LIBWAVE_check和LIBSAEJ2735_check中)。但显然，更改'LIBWAVE_PATH‘和'LIBSAEJ2735_PATH’变量没有任何效果，而且总是使用默认值(在Makefile顶部定义)。
LIBWAVE_PATH = /home/ubuntu/VENTOS/source
浏览 5提问于2017-04-12得票数 0
回答已采纳
我有一个顶层Makefile，它定义了一个包含子Makefile的子目录列表。 每个子Makefile定义了相同的目标: all、install、clean、test、verify、style…… 如何让顶层Makefile调用我所有的子目录Makefile？ 它适用于默认目标，如下所示： SUBDIRS = dir1 dir2 dir3
all: subdirs
subdirs: $(SUBDIRS)
$(SUBDIRS):
$(MAKE) -C $@
.PHONY: subdirs $(SUBDIRS) 但是我如何将其扩展到其他非默认目标呢？
浏览 44提问于2020-08-27得票数 0
回答已采纳
我的项目的目录结构如下所示：
|-build
|-src
|-lib
|-libfile1.hpp
|-libfile1.cpp
|-libfile2.hpp
|-libfile2.cpp
|-libfile3.hpp
|-Makefile(lib)
|-examples
|-pingpong
|-main.cpp
|-ping.cpp
|-ping.hpp
|-Makefile(ping)
我的目标是在示例文件夹中有
浏览 1提问于2020-10-07得票数 0
回答已采纳
1回答
我有一个makefile，名为"Makefile"，其中的一些目标如下：
file.o: file.c Makefile
gcc <some flags & options> file.c
file.o: file.c Makefile到底是做什么的？
浏览 0提问于2016-02-19得票数 0
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4回答
我正在使用GNU-make Makefile构建一个C项目，其中包含几个目标(all、clean和一些特定于项目的目标)。在调试过程中，我希望在不永久编辑Makefile的情况下将一些标志附加到单个构建中(例如，添加调试符号或设置预处理器标志)。
在过去，我已经这样做了(使用调试符号示例)：
make target CFLAGS+=-g
不幸的是，这不是附加到CFLAGS变量，而是清除它并停止它的编译。有没有一种干净的方法可以做到这一点，而不是定义某种附加到CFLAGS和LDFLAGS末尾的伪变量
浏览 1提问于2010-01-25得票数 70
回答已采纳
我使用Make，我有一个makefile，它设置了一个变量，该变量的值需要从父makefile重写。我尝试在父makefile中设置变量，并使用export将其传递给submake，但是变量没有使用传递下来的值，而是使用了在submake中显式设置的值。
我知道命令行中指定的变量覆盖makefile中的任何普通赋值(除非使用override )，但是是否有一种方法可以为submake实现这一点，而不必在命令行中为子生成的每次调用指定它(因为有很多次，我喜欢保持干燥)？
更新
我应该提到，我不能修改submake文件，因为它来自外部存储库，我们跟踪它，并且我没有修改它的权限，所以我需要在父mak
浏览 1提问于2010-06-23得票数 5
回答已采纳
2回答
如何获取GNU make Makefile的调用目标？
例如，我使用以下命令行调用make：
make a-target
如何在Makefile中获取调用目标"a- target“并将其分配给变量？
此外，如果在命令行上指定了多个目标：
make target1 target2 ...
我怎么才能把它们都弄到手？
浏览 0提问于2010-07-08得票数 50
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我不完全理解如何使用特定于目标的变量作为目标本身，拥有自己的依赖性和菜谱。
示例Makefile，它可以工作，但不使用特定于目标的变量：
VAR=progName
ATARGET: $(VAR)
@echo Do actions for $@ based on the completed target $(VAR)
$(VAR):
@echo Do actions on $@
制造ATARGET
在progName上执行操作
基于已完成的目标progName执行ATARGET操作
Makefile，它无法尝试使用特定于目标的变量(请注意在执行make时缺少“在progN
浏览 3提问于2015-02-20得票数 1
回答已采纳
我有一个程序，连接到一个图书馆，它也在开发过程中。当库更改时，我希望重新链接我的程序(因此我的先决条件列表中有.a文件，但我也希望能够使用$^自动变量(或类似的)来列出调用链接器中的所有其他目标。我还可以将makefile本身作为一些目标的依赖项列出，以确保如果更改makefile，就会重新编译这些目标。
是否有方法可以将特定文件标记为依赖项，而不让它出现在自动变量(如$^ )中？
浏览 3提问于2012-05-29得票数 1
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在我的makefile中，我想检查是否存在一个库，并给出一个信息丰富的错误消息。我创建了一个条件，在找不到文件时应该退出make进程：
9: ifeq ($(${JSONLIBPATH}),)
10: JSONLIBPATH = ${ALTJSONLIBDIR}/${LIBJSON}
11: endif
12: ifeq ($(${JSONLIBPATH}),)
13: $(error JSON library is not found. Please install libjson before building)
14: endif
我的makefile卡在第13行：
Ma
浏览 3提问于2011-01-17得票数 61
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CC := cc
NAME := minishell
SRCS = ./Srcs/xsh.c
DIR = .build
OBJS := $(SRCS:%.c=$(DIR)%.o)
OBJS := $(addprefix $(DIR), $(OBJS))
$(DIR)/%.o : %.c
$(CC) -c -o $@ $<
$(NAME) : $(OBJS) | $(DIR)
$(CC) -o $@ $^
$(DIR):
mkdir -p $(@)
all : $(NAME)
我试图将所有.o文件存储在构建目录中。
Makefile:12:警告:重写目标.bu
浏览 4提问于2022-08-05得票数 0
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3回答
我有一个源代码文件夹结构，如下
src
|-tests
|-abc
我在src中有一个makefile，它有一个名为tests的目标。tests有自己的makefile，用于将源代码编译成二进制文件。(多目标).All，由测试目录中的Makefile管理。
我的src make文件有以下目标。
all: main tests
main: $(DEPENDENCY IN SRC and ABC)
command
tests: ??
make -C tests
我可以为主Makefile中的测试目标指定什么依赖关系。我不想让这个Makefile知道test文件夹中的源文件。
浏览 3提问于2016-06-15得票数 1
我有一个makefile，其中的一个变量$DEBUG决定是为部署还是为调试而构建。包含一个主Makefile和多个特定于平台的Makefile。我希望在构建目标test时将变量$DEBUG自动设置为1。
主makefile：
DEBUG := 0
test : override DEBUG := 1
DIST_DIR := dist/
ifeq ($(DEBUG), 1)
BUILD_DIR := build/debug
else
BUILD_DIR := build/deploy
endif
# detect operating system
ifeq ($(OS),
浏览 0提问于2016-03-23得票数 7
回答已采纳
1回答
AM_MAINTAINER_MODE受到了批评，我认为主要的反对意见是，如果没有检测到对元文件的依赖，它会导致不正确的构建。此外，经常有人争辩说，生成的文件不属于版本控制系统(我同意这一观点)。我目前认为，如果configure不属于vcs，那么configure.ac和Makefile.am也不属于tarball。为此，我编写了一个简单的脚本来清除Makefile.in中的某些目标，并在顶层Makefile.am中添加了以下目标：
dist-hook:
@rm $(distdir)/configure.ac
@rm $(distdir)/aclocal.m4
@fin
浏览 3提问于2012-06-28得票数 3
回答已采纳
我尝试在当前的项目中实现一个非递归的make build系统。我纠结的是变量的作用域。特定于目标的变量不适合我的需求，因为变量通常定义目标而不是先决条件。我需要的是：
Makefile1：
SOMEVAR := original_value
include Makefile2
$(warning $(SOMEVAR))
Makefile2：
#some magic here to do what I want and make me happy
SOMEVAR := included_value
#and maybe here
我想要的输出是'original_value‘。
有什么策
浏览 3提问于2012-10-19得票数 12
回答已采纳
我知道变量可以导出到子makefile：。
示例：
Makefile：
导出PWD := $(shell pwd)目标：@echo $(PWD) @cd某处；$(MAKE)
某处/Makefile
目标：@echo $(PWD)
假设第一个Makefile位于/path/to/first/makefile，上面的代码将打印：
/path/to/first/makefile
/path/to/first/makefile
我的问题是:是否有一种方法让变量PWD是隐式地在子生成文件中计算？输出应该如下所示：
/path/to/first/makefile
/path/to/firs
浏览 3提问于2016-09-29得票数 0
我有以下Makefile目标：
target1:
$(eval count_abc := $(shell grep -c "ABC" myFileA))
$(eval count_def := $(shell grep -c "DEF" myFileB))
echo $(count_abc)
echo $(count_def)
ifeq ($(count_abc),$(count_def))
echo "TRUE"
else
echo "FALSE"
endif
但输出总是正确的，例
浏览 2提问于2022-07-01得票数 0
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