文章转自:https://blog.csdn.net/FPGADesigner/article/details/80816066
在使用各种手段测试我们的 FIFO ip 之前,我们首先得写一个 testbench。testbench 是什么,Vivado 会告诉你就是一个普通的 v 文件。在这个 v 文件中,实例化需要被测试的模块,然后写一些激励语句:
一般而言,一个testbench需要包含的部分如下: (1)VHDL:entity 和 architecture的声明;Verilog:module declaration (2)信号声明 (3)实例化待测试文件 (4)提供仿真激励 其中第(4)步是关键所在,需要完成产生时钟信号,以及提供激励信号两个任务。
为避免仿真和设计竞争问题(race condition),systemverilog中引入了program的概念。
UVM testbench对象不能直接连接到DUT信号来驱动或采样。driver和monitor组件对象与DUT之间的连接是通过一个或多个具有静态信号端口的BFM组件间接实现的。这些BFM组件以module或interface的形式实现,为了完成到UVM monitor或driver组件类的连接,我们使用虚接口句柄来引用静态接口的内容。
下面的myhdl代码写了一个模块top,里面有两个计数器:cnt1从0计到9,当cnt1=9时,cnt2从0计到4。
今天给大侠带来的是一周掌握 FPGA VHDL Day 6,今天开启第六天,带来VHDL仿真。下面咱们废话就不多说了,一起来看看吧。每日十分钟,坚持下去,量变成质变。
带通滤波器在数字幅频均衡功率放大器中一个重要的组成部分,在介绍带通滤波器之前,我们首先来详细介绍一下数字幅频均衡功率放大器。
之所以单独把这个简单的东西拿出来,就是因为这个东西我可能要用到,不能眼高手低,以为简单就一眼带过,之后,用的时候就不能快速地拿出来,处于这个简单的目的,这个知识点贴出来遛遛。
基于迭代单元的恢复余数开方器 基本算法 该开方器的算法与“手算”(以前并不知道开方还有这种手算的方法)算法相似,使用迭代解决,文字描述如下 将0为余数的初值a,0作为结果初值b 将被开方数前两位{I(2m + 1),I(2m)}取出,与01比较大小。若前两位大,则{I(2m + 1),I(2m)} - 01为输出余数(a(m)),输出结果1(b(m)),否则{I(2m + 1),I(2m)}为输出余数(a(m)),输出结果0(b(m)) 将被开方数的从高位数第3,4位{I(2m - 1),I(2m - 2
testbench就是对写的FPGA文件进行测试的文件。任何设计都是有输入输出的,testbench的作用就是给这个设计输入,然后观察输出是否符合我们的预期,这就是testbench的功能。运行环境一般是ise或者vivado自带的仿真工具,或者如modelsim一样的第三方仿真工具。 如下图所示,仿真模型就好比是"一道菜"(Verilog design file),而输入是厨师给的"各种调料"(Stimulus),输出是这道菜的口味是否符合顾客的"预期口感"(Response)。
在SV中常用interface连接端口,它的好处在于,方便了在sv中模块声明中不需要一个个的写端口,直接在端口中实例化一个interface即可。接口中还可以包含任务函数、断言等等。说多了咱也记不住,就说这点吧。不过我觉得最好用的还是第一点哈。
文章转自:https://blog.csdn.net/FPGADesigner/article/details/82021647
Modelsim仿真工具是Model公司开发的。它支持Verilog、VHDL以及他们的混合仿真,它可以将整个程序分步执行,使设计者直接看到他的程序下一步要执行的语句,而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值,可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等,比quartus自带的仿真器功能强大的多,是目前业界最通用的仿真器之一。
数字系统设计中有三个重要的设计级别概念:行为级(Behavior Level)、寄存器传输级(Register Transfer Level)和门级(Gate level)。其中,
System Generator是Xilinx公司进行数字信号处理开发的一种设计工具,它通过将Xilinx开发的一些模块嵌入到Simulink的库中,可以在Simulink中进行定点仿真,可以设置定点信号的类型,这样就可以比较定点仿真与浮点仿真的区别。并且可以生成HDL文件,或者网表,可以在ISE中进行调用。或者直接生成比特流下载文件。能够加快DSP系统的开发进度。
如果你搜索Verilog和VHDL的区别,你会看到很多讨论这场HDL语言战争的区别页面,但大多数都很简短,没有很好地举例说明,不方便初学者或学生理解。
经典电路设计是数字IC设计里基础中的基础,盖大房子的第一部是打造结实可靠的地基,每一篇笔者都会分门别类给出设计原理、设计方法、verilog代码、Testbench、仿真波形。然而实际的数字IC设计过程中考虑的问题远多于此,通过本系列希望大家对数字IC中一些经典电路的设计有初步入门了解。能力有限,纰漏难免,欢迎大家交流指正。快速导航链接如下:
1.低电平有效信号,信号后加‘_n’。输入信号:i_或者_i ; 输出信号:o_或者_o
Verilog测试平台是一个例化的待测(MUT)模块,重要的是给它施加激励并观测其输出。逻辑模块与其对应的测试平台共同组成仿真模型,应用这个模型可以测试该模块能否符合自己的设计要求。
本次学习参考Stratus内置的学习例程(simple_p2p),学习内容主要如下所示:
大侠好,欢迎来到FPGA技术江湖,江湖偌大,相见即是缘分。大侠可以关注FPGA技术江湖,在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源,或者一起煮酒言欢。
需要对输入Verilog或VHDL的设计进行仿真,以检查设计的功能正确性。对于HDL RTL功能,需要使用不可综合的Verilog结构编写测试台。
CIRCT项目尝试基于LLVM和MLIR构建一套模块化、语义清晰一致、可重用的硬件设计基础设施。LLHD是其中一种用于硬件电路的中间表示(IR)。本文记录尝试用LLHD进行硬件电路仿真的过程。
接下来,结合仿真模型(镁光官网提供的 SDRAM 模型)sdr文件,和编写的 testbench 文件验证所设计的控制器是否正确。 testbench如下
verilog仿真时,输出多位位宽的数据,通过不同时刻的高电平数据来构成字的形状。
之前老是想着学的快点,就直接编译了程序就下载在开发板上跑,后来发现这样不行,因为如果程序有问题,验证和纠错的时间成本太高了(毕竟vivado跑一次花的时间很长),反过来学习仿真,下面是一点心得和体会。
【注】本文为系列教程,使用同一个仿真代码,关注公众号“数字积木”,对话框回复“ modelsim_prj ”,即可获得。这是系列第一篇。
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如果你只是想检查Verilog文件的语法是否有错误,然后进行一些基本的时序仿真,那么Icarus Verilog 就是一个不错的选择。相比于各大FPGA厂商的IDE几个G的大小,Icarus Verilog 显得极其小巧,最新版安装包大小仅有17MB,支持全平台:Windows+Linux+MacOS,并且源代码开源。本文将介绍如何使用Icarus Verilog来进行verilog文件的编译和仿真。
设计可重用testbench的关键原则之一是使其尽可能可配。这就意味着testbench及其组成部分可以很容易地重用和快速修改(即重新配置)。在testbench中,有任意数量的值通常可以写成文本值,如for循环次数、字符串名称、随机权重、其他约束表达式值和coverage bin值。这些值可以用SystemVerilog变量表示,可以在运行时设置(和更改),也可以用SystemVerilog参数表示,但必须在elaboration时设置。由于它们提供的灵活性,应始终在可能的情况下构建存放这些属性的配置对象并使用 uvm_config_db API 访问。
这段时间在整合一个小ip,因为要验证每个feature是否可行,需要用testbench + C语言的方式进行仿真验证,由于每种feature不仅要在C语言中修改寄存器配置,还要再testbench修改寄存器的配置,这导致每验证一种feature既需要修改C语言,也需要修改testbench,非常繁琐
上次的文章《门控时钟和逻辑等价性检查》里提到“除了latch型门控时钟外,还有一种自异或型门控时钟。就是根据数据有没变化判断要不要采样。数据翻转率小的DFF适合用这种门控时钟”。
基本算法 ROM乘法器的算法比较简单,即使用一个ROM保存乘法的结果,在需要运算的时候直接到相应的地址去查表即可。例如计算两个4位二进制数的乘法a*b,那么需要一个八位输入八位输出的ROM存储计算结果即可,其地址与存储数据的关系为:地址{a,b}(位拼接)存储a*b(例如地址为8'b00010010存储的结果就是0001*0001=8'b00000010) 这种情况下使用的ROM比较大,所以在时序要求不严格的时候可以用时钟换面积,例如对于8位*8位的ROM乘法器,我们将其拆成乘数1高4位,低4位和乘数2高
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笔者之前写过一篇文章 生成Verilog HDL例化模板,在这边文章中,使用Python来完成Verilog的例化。但其实Vs Code也有类似功能,操作也比较方便。
本讲使用matlab产生待滤波信号,并编写testbench进行仿真分析,在Vivado中调用FIR滤波器的IP核进行滤波测试,下一讲使用两个DDS产生待滤波的信号,第五讲或第六讲开始编写verilog代码设计FIR滤波器,不再调用IP核。
FPGA开发过程中经常会使用到移位寄存器,使用移位寄存器一般是为了将某个信号进行打拍,使得时序符合我们的需求。最常见的一种打拍方法就是在process过程语句中对信号进行移位(在verilog中是在always过程中进行移位)。XilinxFPGA中提供的一个原语SRL6E,可以最大实现16位移位寄存的移位寄存器。 需要注意的是,SRL16E原语在不同的器件中表现形式可能稍有区别,下面是在Artix-7系列器件中的SRL16E原语:
在学习Python时,作者有一句话对我影响很大。作者希望我们在学习编写程序的时候注意一些业内约定的规范。在内行人眼中,你的编写格式,就已经暴露了你的程度。学习verilog也是一样的道理,一段好的verilog代码,在完成设计要求的前提下,还需要条理清晰,有对应的注解,对非作者而言应该是友好的。因为对数字IC设计也处于初级阶段,前期所写的基本是在搜集资料的基础上,添加一部分个人的理解,希望通过自己的不断学习,沉淀出自己独到的见解。
本文介绍了cocotb的安装、python tb文件的写法、用xrun仿真cocotb的脚本等,我们来看看体验如何。
是一个简单的memory。就六个信号,时钟信号clk,复位信号reset(高有效),读使能信号rd_en,写使能信号wr_en,写数据信号wdata,读数据信号rdata。
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