关于如何在VHDL和SystemVerilog之间传递2D数组的文档似乎很少。我在VHDL中有以下类型的端口: type my_array_t is array (natural range <>) of std_logic_vector从SystemVerilog实例化VHDL模块: .my_input(my_input_s),
.my_output(my_output_s请注意,在我的例子
我对vhdl非常陌生,在我的代码中我似乎找不到错误,我不断地得到这些错误。Error occurred within 'ARCHITECTURE' at line 16, column 28 in alarm.vhdl. K : in std_logic_vector(1 downto 0);
Q :inou
我在这个网站中使用Verilog解决了这个问题。output [7:0] w, x, y, z );//endmodule b : IN STD_LOGIC_VECTOR(4 DOWNTO 0);
c : IN STD_LOGIC_VECTOR(4 DOWNTO 0);STD_LOGIC_VECTOR</e
我尝试用Vivado语言编写VHDL代码,将8位数乘以1,2,3,4。我得到了一行错误(y <= .):“分配中的宽度不匹配;目标有10位,源在vhdl中有8位错误”我不明白问题是什么use IEEE.STD_LOGIC_1164.ALL; x : in STD_LOGIC_VECTOR (7 downto 0);
y : out STD_LOGIC_VECTOR (9 down