VHDL枚举器关系运算符
VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述数字电路和系统的行为和结构。VHDL枚举器关系运算符是用于比较和判断枚举类型数据之间关系的运算符。
在VHDL中，枚举类型是一种用户自定义的数据类型，它可以包含一组预定义的取值。枚举器关系运算符用于比较两个枚举类型的值，常用的关系运算符包括等于（=）、不等于（/=）、大于（>）、小于（<）、大于等于（>=）和小于等于（<=）。
枚举器关系运算符的应用场景包括但不限于以下几个方面：
- 状态机设计：在数字电路设计中，状态机常常使用枚举类型表示不同的状态，通过枚举器关系运算符可以判断状态之间的关系，从而实现状态转移逻辑。
- 条件判断：在程序设计中，枚举类型常用于表示不同的条件，通过枚举器关系运算符可以判断条件之间的关系，从而决定程序的执行路径。
- 数据筛选：在数据处理中，枚举类型可以用于表示不同的数据类型或数据属性，通过枚举器关系运算符可以筛选出符合特定条件的数据。
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VHDL枚举器关系运算符
vhdl、modelsim
我目前正在用VHDL对一个系统进行编程，我正在使用另一个名为vnir的包中的枚举器，它的定义如下： package vnir isend architecture; 可以将内部信号vnir_row_ready_i赋值为没有问题，但是当我尝试编译时ModelSim抛出此错误时，关系运算符似乎不起作用： # ** Error: C:/Users/nashg/D
浏览 51提问于2020-08-24得票数 0
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我只在我的VHDL文件中使用以下包：use IEEE.STD_LOGIC_1164.ALL;
在代码中，我比较了一个std_logic_vector信号:a和一个常量值，例如
浏览 0提问于2015-01-14得票数 3
我想为vhdl设计创建verilog测试平台，但是我的vhdl设计源代码包含了一些Vivado的混合语言边界不能接受的枚举类型。因此，我创建了一个VHDL包装器，将枚举类型转换为std_logic_vector类型，或者将std_logic_vector转换为enum类型。有一些优雅的方法可以将枚举类型转换为std_logic_vector 。但是如何在VHDL中将std_logic_vector转换为枚举类型呢？
浏览 0提问于2020-08-06得票数 0
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Enum和二进制或运算符(MISRA C++ 2008，4-5-2)
c++、enums、misra
MISRA C++ 2008，4-5-2声明:除了下标运算符、赋值运算符=、相等运算符==和!=、一元运算符和！=、关系运算符<、<=、>、>=之外，不应使用带有枚举类型的表达式作为内建运算符的操作数。
如果一个人可以使用&为什么它不允许使用二进制的枚举？
浏览 2提问于2020-06-15得票数 2
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在Vivado 2017.1中模拟VHDL 2008无约束数组类型
vhdl、fpga、vivado
); );
我正在使用Vivado 2017.1并已将文件标记为VHDL但是在试图运行模拟时，我得到了以下错误：
ERROR: [XSIM 43-4187] File "/project_dir/sources_1/new/alu_data.vhd" Line 42 : The "Vhdl或者，是否有一个设置，我需要改变，以配置模拟器的不
浏览 0提问于2017-12-27得票数 3
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寄存器映射在VHDL中的实现
arrays、vhdl
在我的设计中，我试图创建一个寄存器映射，它可以由不同的组件以灵活的方式使用。(7 downto 0);
这将是我的寄存器映射，x的数量为8位寄存器。然后在我的顶部实体中声明注册地图的总大小：因此，在这个例子中，我将有16x8位寄存器映射。我的问题来了:假设我想创建一些子组件。每个组件只需要使用这些寄存器的一部分即可操作。
例如，component1需要从地址0到地址7的寄存
浏览 0提问于2018-12-10得票数 3
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为范围枚举自动定义哪些运算符？
c++、enums、operators
对于未限定范围的枚举，答案是“大多数枚举”，因为隐式转换到底层的整数类型。但是，作用域枚举不具有此隐式转换。相反，为它们定义了一些而不是所有可用于非作用域枚举的运算符。cout << (Color::Red + Color::Green == Color::Green) << '\n';}
我的猜测是，关系运算符是定义的，
浏览 1提问于2021-07-26得票数 4
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我正在用累加器编码一个4位二进制加法器：use ieee.std_logic_1164.all;
port(n,clk,shif; end process;
end binadder;
-编译二加器的结构二进制位器**错误: C:/Modeltech_pe_edu_6.5a
浏览 4提问于2009-12-01得票数 2
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VHDL算子参数类型错配
vhdl
我在VHDL中有一个非常简单的操作符问题。我试图将一些输入与逻辑运算符进行比较，但得到了一个错误消息. port (
如果((paddr(8下降到2) =“1000000”)和(psel和penable)和(pwrite和not(Wrfifo_full))那么ncvhdl_p：*E，OPTYMM (hdl/vhdl
浏览 2提问于2010-10-26得票数 3
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为什么‘长度没有定义为枚举？
enums、vhdl
T_STATUS'pos可以得到这个数字，如下所示：这是可行的，因为'high给出了最后一个枚举成员，而'pos将该成员转换为它在枚举列表中的位置。从VHDL-2019开始，现在支持获取枚举类型中的元素数。见IEEE Std。1076-2019或获得更多细节和其他类似的变化。
浏览 1提问于2015-06-24得票数 3
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2回答
if语句中的VHDL数组元素
arrays、if-statement、vhdl、operands
这是我第一次使用VHDL，所以它肯定是一些基本的东西，只是不知道该怎么做。) = '0') then --fail line (want to do something if the first element is 0)end if;
编译器阻止了我
浏览 2提问于2014-04-13得票数 0
2回答
是否可以将Enum值与'if‘语句进行比较？
swift、enums、compare
我创建了一个枚举类型(Swift 4.0)： case nothing case failed}let tr = TraceResult.nothing}
浏览 0提问于2018-06-15得票数 0
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1回答
如何获取枚举类型中的元素数
vhdl
对于枚举类型，如下面所示，是否有一种很好的方法来获取枚举类型enum_t中的元素数
type enum_t is (ALFA, BRAVO, CHARLIE); -- Number of elements
浏览 3提问于2014-09-28得票数 7
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2回答
VHDL中的增量枚举类型
vhdl、increment、enumeration
在vhdl中，我可以定义自己的枚举类型并创建这种类型的信号：signal sg: tp := red;for i in sg'min to sg'max loopend loop;
在c++中有用于此目的的迭代器。但在VHDL中，我所能找到的只有sg'pos，它将信号转换为我可以增加的数字。但我似乎找不到办法把数字转换成信号。
浏览 0提问于2018-11-28得票数 3
2回答
在C++中，枚举的大小必须等于其基础类型的大小吗？
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我经常假设枚举的大小与其基础类型的大小相同。但这是标准规定的吗？
枚举的底层类型与其对象表示之间有任何关系吗？这个标准真的要求任何枚举
浏览 1提问于2017-11-22得票数 8
1回答
VHDL将整数索引向量赋值给enum索引向量
arrays、vhdl、enumerated-types
有人知道这在VHDL中是否合法吗？据我所知，读取VHDL LRM时，数组分配是根据位置完成的，而不是通过索引完成的。因此，我知道，分配哪些数组的边界不相等，但其索引长度相等的数组是合法的。但是，没有关于将由整数索引的数组分配给枚举类型索引的数组的问题。只是想知道是否有人知道这是合法的，还是主流的VHDL模拟器允许这样做？好吧，我想我应该表明代码是“伪代码”(而且我的vhdl编码太烂了！)我的主要目的是了解VHDL是否允许将由enum索引的数组分配给大小相同的由整数索引的
浏览 5提问于2014-02-25得票数 1
1回答
用VHDL创建++操作符
function、operator-overloading、vhdl
现在的问题是，是否有可能在VHDL中创建新的运算符？
浏览 2提问于2013-12-06得票数 4
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3回答
对于枚举类，C++标准没有提到运算符！=()和operator==()
c++、c++11、enums、operator-overloading、language-lawyer
第7.2节枚举声明没有提到范围内枚举的operator!=()和operator==()。但是下面的代码会编译。
浏览 4提问于2014-03-24得票数 0
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2回答
Vhdl代码仿真
vhdl、modelsim
我试图模拟以下代码： LED : out bit_vector(7 downto 0));
begin
begin end BEHAVIOUR;vsim work.schalview w
浏览 4提问于2015-10-02得票数 3
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