当我编译测试工作台时，我得到了错误： Error (10228): Verilog HDL error at uart_tx.v(1): module "uart_tx" cannot be declared`timescale 1ns/10ps`include "uart_tx.v"
// Testbench
浏览 75提问于2021-06-22得票数 1
我在verilog做了一个低通滤波器。我也为它做了一个实验台。主verilog代码的编译似乎没有任何错误。但是，当我试图编译testbench时，我遇到了一个无法解决的错误。以下是代码：reg clk;reg clk_enable;reg reset;
//some o
浏览 2提问于2018-03-20得票数 0
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参数cdefile = "memory.hexraw“参数cdefile =“/home/mem/testbench/Memy.十六劳”，那么verilog模拟器就能够读取文件的内容，并且输出结果和预期的一样。我不想给出文件
浏览 7提问于2022-05-04得票数 -2
我使用Chisel创建了一个漂亮的可重构逻辑数组，并发现自己无法测试得到的Verilog。我可以看到，通过将Verilog输出与Chisel源版本的Verilog进行比较，生成的Verilog很可能是正确的，其中消除了可能导致组合反馈的连接。
浏览 0提问于2016-01-12得票数 2
在调用vsim命令时，如何使ModelSim自动使用顶级VHDL实体(或多个实体)？我正在编写一个运行VHDL模拟的通用脚本。目前，我正在执行以下操作来编译和模拟：vsim -c -do "onElabError resume; run -all; exit" MY_TB使用Verilog可以自动使用顶层模块：vsim -c
浏览 4提问于2013-12-14得票数 1
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我有几个.c和.cpp文件，我希望将它们作为单个.so共享对象文件连接到System Verilog testbench。我采用的方法是使用编译成单个.so文件的单独.o文件，然后在vcs编译期间将其与其余的SV文件一起添加。，但是当我尝试编译verilog testbench和libr.so文件时，我得到了“未定义的引用”编译错误。错误是对.cpp文件中函数的“未定义引用”。 我找到了几个示例，它们展示了如何将c或
浏览 84提问于2021-08-24得票数 1
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为了测试单个周期的mips cpu，我尝试使用下面的符号从testbench初始化寄存器。然而，Quartus verilog编译器抱怨它找不到对象引用。是否支持上述内容？我在内存中加载指令时遇到了类似的问题，我不想在测试平台上这样做，而不是在IM中硬编码或更改它。TestBench.v CPU.IM.IMReg[i] = 32'b0; CPU.v//inputsout);
浏览 3提问于2015-11-30得票数 0
1900 ns; load <= '1' after 2700 ns, '0' after 3000 ns;在verilog中，我们可以有一个初始块，它只分配一次值。也可以有多个初始块。我
浏览 4提问于2014-06-02得票数 1
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作为task.Return值调用的Verilog系统函数task.Return将被忽略。
在编译verilog测试时，我得到了上述错误，该测试基本上是在i2c上读取和写入值。我之前没有收到这个错误，我不知道发生了什么变化，这给了我这个error.Also这个错误指向另一个名为tb.v的文件，它包含了testbench基础结构。
浏览 3提问于2013-03-29得票数 0
如何在系统Verilog中声明初始化嵌套关联数组？(t, timings["A"]); // t = {"B" : "C"}$display("%s", t["B"]); 上面的代码会导致编译器错误"testbench.sv" 2
"Syntax error. Unexpected token
浏览 43提问于2019-04-16得票数 0
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我在使用ModelSim学生版10.2c运行Verilog项目时遇到了问题。所有的编译都没有错误，但是我在运行时得到了以下错误：# Loading work.testbench# # Searched libraries:
#C:/
浏览 8提问于2013-11-24得票数 3
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xmvlog：*E，DUPUNI:在文件"design.sv“和"testbench.sv”中定义的单元“design.sv”乘法。
浏览 9提问于2022-05-28得票数 -1
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当我试图编译一个testbench，其中包含一个包含函数声明的头文件时，Icarus (v10.0稳定)将中止，但有以下错误：
mpeg.vh:133: error: function declarations但是，头文件实际上包含在模块( testbench)中。由于include指令应该被相应头文件中的文本替换，函数声明实际上包含在模块中(与错误消息声明相反)。我无法在Verilog LRM (IEEE 1364-2001，第10章)中找到这个问题的答案。
浏览 4提问于2016-02-20得票数 1
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我希望与verilog simulation实时交流，就像我在某个地方输入一个数字，verilog simulation可以读取并显示它。所以我找到了一种使用读/写文件进行通信的方法。然后我想，如果verilog保留fscanf文件，它就可以通信。我写了下面的verilog代码，它可以工作，但不是很好。如果我每次输入1~9一秒钟，它将丢失大约六个数字。我希望我输入的所有数字都能被verilog读取。我使用ncverilog进行编译。谁能告诉我如何修复我的verilog<
浏览 5提问于2013-11-14得票数 3
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我有5个静态随机存取存储器实例(== 5个不同的2-D阵列)在DUT (都是verilog)。我想从UVM测试平台对这些阵列进行后门加载。在静态随机存取存储器阵列上有多个驱动程序，要么来自DUT本身，要么来自testbench (来自testbench，它主要是使用$readmemh的后门访问)。现在，我想要在UVM testbench中处理这些数组。因此，我创建了一个具有本地内存数组的虚拟接口，并将该接口实例化了5次。问题是，如何将DUT SRAM阵列与虚拟接口中的阵列连接起来？
浏览 1提问于2014-07-21得票数 3
在submodules/rtl文件夹中有一个altera_onchip_flash_block.v文件，但它只是十六进制的数字，所以它不能被ModelSim编译。# Time: 0 ps Iteration: 0 Instance: /ufm_testbench/ufm_inst/flash/onchip_flash_0 File: ../../FFB900_UFM/verilog/altera_onchip_flash.v Line: 30
浏览 90提问于2021-05-03得票数 0
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我正在尝试编译我的模块，当我从testbench中删除badData寄存器时，它工作得很好。然而，当我添加它的时候，verilog抱怨“错误加载设计”。output [TOTAL_LENGTH-1:0] correctedWord, );
Testbench
浏览 2提问于2014-10-26得票数 0
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我刚开始使用verilog来验证记忆。我在testbench中将地址宽度和数据宽度定义为参数，并尝试如下所示，这会给我一个错误：在下面测试工作台的某个地方，我调用了tasks：
Read_mode
浏览 21提问于2021-09-07得票数 2
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我试图用modelsim中的verilog语言编写一个测试平台。我已经为测试平台以及测试中的模块编写了代码。但是在编译它的时候，我收到一个错误，说编译失败了。test benchwire w1,w2,w3;test_xyz(w1,w2,w3);//现在，我们将定义我们在testbench模块中实现的模块module xyz(f,A,
浏览 7提问于2015-01-26得票数 0
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