我有一个定义为：parameter TARGET = 18000000000的参数。这个数字的十六进制等效值是"4 30E2 3400“。这个数字的十六进制等效值是"30E2 3400“。 因此，这里似乎只考虑了低32位，而忽略了高位。 谁能告诉我我们可以传递的参数值有没有上限(在本例中是32位)？还是我做得不对？
浏览 55提问于2020-07-08得票数 1
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对于E=0.46732451和t=1.07589765，我试图求解积分t= \int_{0}^{z} 1/sqrt(2*(0.46732451-z**2)的上限)，我绘制了这个函数，它看起来如下
import numpy as npfrom scipy.optimize import fsolve
有人能帮我解决这个问题吗？
浏览 3提问于2016-03-25得票数 0
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我正在尝试在matlab中读取一个文本文件，并将其转换为位。然后，我想访问它们并将它们存储在verilog模块的一个寄存器中。然后，我在模块中使用这些位。我能这么做吗？如果是，是如何实现的？谢谢。
浏览 0提问于2011-05-06得票数 1
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我需要在verilog中验证一个参数化模块，例如：该模块以不同的参数值多次实例化。我需要生成一个SPECMAN单元，它可以获得变量/端口声明的常量参数。这些参数也用于逻辑计算。有可能吗？
浏览 2提问于2015-01-13得票数 0
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均匀分布的随机实数
、、、
在verilog中分布均匀的0,1范围内是否有生成随机实数的函数？我尝试了$random%2，但它只生成整数值{-1，0-1}。在VHDL中有一个函数uniform()，verilog中有类似的函数吗？
浏览 0提问于2018-07-01得票数 0
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我需要在verilog中声明一个具有大整数值的参数数组。例如,如果我在verilog合成工具中运行它，它会显示不同的值。是因为值大于32位吗？将较大的值赋给参数的过程是什么？法哈纳
浏览 0提问于2016-06-28得票数 0
我们可以有一个自定义模块的实例数组吗？
例如:我们可以使用input [15:0] a; -这将创建一条总线。我们可以对自定义模块做同样的事情吗，比如DFF [15:0] d;，其中DFF是一个自定义模块？在这里，我打算创建DFF模块的16个实例。
浏览 1提问于2009-09-04得票数 11
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有没有办法在verilog中存储和计算非整数值(比如x= 5/2 = 2.5 )？我可以在上面定义的x中计算和存储2.5吗？
浏览 3提问于2014-06-22得票数 0
所以我用Verilog创建了一个很大的FIR滤波器，它有256个抽头。所以我需要256个系数。我想试着让我的代码尽可能的模块化，所以我想知道是否有一种方法可以在FIR模块中创建另一个包含系数值的外部文件？目前，我只知道在Verilog中为数组赋值的方法如下：begin da
浏览 1提问于2015-05-02得票数 1
以下模块定义为凿子：不会导致参数化的Verilog模块。生成的Verilog RTL将替代用户实例化模块的参数值。如果没有办法做到这一点，这将是一个非常有用的特性添加。
浏览 0提问于2018-11-22得票数 2
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我正在使用system verilog进行合成。我有一个接口实例数组。在接口定义中，我想要一个参数，它可以告诉这个实例在数组中的索引是多少。我认为我们不能将不同的参数值传递给数组中的每个不同的实例。有什么方法可以做到这一点吗？
浏览 19提问于2021-09-18得票数 1
是否有针对Verilog的TAP ()实现？这会很好，因为这样我就可以使用prove自动检查我的结果了。
更新时间: 10/9/09:有人问为什么不使用断言。部分TAP给了我一些很好的报告，比如文件数量和测试数量。它还可以与阴燃一起使用，用于报告一段时间内的进度。10/12/09:我正在寻找一个最小的实现，在开始和结束时有一些测试，以及ok，diag和fail函数。is()确实很好，但不是必需的。
浏览 4提问于2009-10-08得票数 2
当我试图用$realtobits()函数从SystemVerilog中的数组中访问一个值时，我得到了ModelSim的一些愤怒：localparam real= $realtobits( TEST_TABLE[2] );end
我可以编译它，但当我试图在ModelSim中加载用于模拟的设计时在我看来，通过索引real值的数组，我应该访问real类型<e
浏览 1提问于2017-08-18得票数 0
我有一个像这样的规格 it_behaves_like SharedClass, MyClass.new在我的共享示例规范中，我有 before do endend
在MyClass实例中，有一些方法不能存根到shared_e
浏览 2提问于2014-01-03得票数 2
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我正在尝试使用Verilog将衰减包络应用到正弦波形。硬件限制阻止使用乘法简单地乘以包络。我简单地使用1-exp(-x)表示的正弦值和包络值存储在ROM中，以提高速度。现在，我只是简单地计算输出样本，如果正弦值较大，则从正弦值中减去指数值。如果指数值大于正弦值，则输出样本为零。这工作得很好，但是当前要减去的指数值需要通过正弦波上的当前位置进行调制，以便在正弦最大时减去满值，在正弦为零时减去零。
我非常感谢任何人可以提供的任何建议，如果
浏览 0提问于2011-11-28得票数 2
Verilog初学者的问题:模块是否可以发布其静态/常量属性，例如地址的宽度、总线片或内部寄存器的数量？它不是一个参数，而是被实例化的模块固有的信息。这两个模块都不是输出数据。类似于下面的(不恰当的) .addr( .addr) (input [ADDR_W-1:0我也希望链接到一些有用的Verilog编码提示。
谢谢。
浏览 2提问于2017-06-09得票数 2
因此，为了将内存加载到FPGA上的“文件”中，我使用了概述的here过程。例如，在我的一本指南中就有这样的内容 Sometimes it can be useful to have structures with more than one dimension – for exampleVerilog allows you to define multiple sets of indexes for a variable:
reg [7:0] string [15:0];注意
浏览 29提问于2020-01-26得票数 0
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Web允许在您的httpd.conf或apache2.conf (在服务器配置或vhost配置中)中的TimeOut指令而不返回默认值的最大可能值是多少？编辑:为了澄清，我所说的“失败回到默认值”是什么意思。
当超过指令的上限时，定义TimeOut的值将恢复到300。
浏览 2提问于2020-01-13得票数 2
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我想用修改后的分数乘成整数，如下所示我已经做了什么来找到分数转换成CSD形式的方法。但是我想知道怎样才能把乘法算作整数。然后我就可以像verilog rtl表达式那样：但问题是，如果输入值为3，那么如何计算上面的代码呢？y= (3>>1) - (3>>5) - (3>>7) + (3>>10)；
但据我所知，这是不可能的。由于3>>
浏览 4提问于2015-02-07得票数 4
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