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我正在设计一个带符号的verilog乘法器，我打算在另一个模块中多次使用它。`timescale 1ns/1ps
i_a,o_p,);
input请注意，此输出将馈送到加法器，加法器的输出将再次成为乘
浏览 17提问于2018-03-02得票数 1
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我有一个关于乘法的问题。在我的例子中，row和vec是我的输入。每个包含N个具有DW数据宽度的有符号数字。temp1和temp2是用于存储乘法结果的数组。所有数字都是有符号的。问题是为什么temp1和temp2得到了不同的答案？为什么temp1是错的，而temp2是正确的？对不起，我是Verilog的新手，不知道为什么。谢谢!
浏览 15提问于2018-02-15得票数 0
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当使用SInt和UInt实现加法器时，我得到了相同的Verilog代码，请参见下面的代码。val b = SInt(INPUT, 16) }}io.out := io.a * io.b
我将为UInt和SInt获得不同的Verilog</e
浏览 33提问于2016-09-16得票数 1
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由于某些原因，我一直无法找到任何明确的资源或堆栈溢出问题来回答这个问题：reg signed [63:0] b = 5;assign c = a*b;
C是否等于-25 (在64位2的补码方案中如果我把c声明为一个32位的</e
浏览 2提问于2016-06-19得票数 4
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我正在尝试用Verilog编写一个简单的16位微处理器，并在Spartan6上实现它。ALU实现了所有的有符号运算(根本没有无符号运算)。所有的输入都是有符号的导线。结果存储在带符号的寄存器中。我的问题是找到一种合理的方法来检测溢出。目前检测溢出的速度并不重要，因为它所做的就是触发故障并停止系统。
我相信我已经知道如何在加法和减法中检测溢出，但我还是希望有把握。我在这里做了一些检查，所有我发现<em
浏览 1提问于2014-07-05得票数 5
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你好，我正在用Verilog实现一个FIR滤波器，使用的是DE2板。出于某种原因，扬声器的输出充满了静电，尽管它看起来确实过滤掉了一些频率。以下是FIR的代码：always@(*)beginendendmodule
假设系数是正确的，我假设系数的二进制表示有问题，或者乘法器错误，但我找不到。
浏览 1提问于2014-11-27得票数 1
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要实现0到1之间的实数，通常使用ANSI浮点数或双精度数。但是，在0和1之间的固定精度数字(十进制模1)可以有效地实现为32位整数或16位字，它们像普通整数/字一样相加，但它们以“错误的方式”相乘，这意味着当您将X乘以Y时，您将保留乘积的高位。这相当于将0.X和0.Y相乘，其中X的所有位都在小数点之后。同样，-1和1之间的有符号数字也可以用这种方式实现，只需多加一位和一个移位。如何在C中实现固定精度的mod 1或mod2(特别是使用MMX或S
浏览 2提问于2012-05-07得票数 5
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如何将32位有符号定点数(16.16)转换为浮点数？(PS:带符号的定点"-0.5“在内存中到底是什么样子的？)
浏览 0提问于2011-12-27得票数 16
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我正在用Verilog做我的第一个学生项目。我的项目是使用定点算法(s4.27)中的“泰勒级数”来计算以2为底的对数。我也在我的代码中实现了Horner方法。);
#(CLKPERIODE) $finish();
所以我期待一个接近于零的结果但不幸的
浏览 1提问于2018-01-23得票数 0
如何在verilog中提高乘法器的速度？我想知道“如何在不增加verilog时钟速度的情况下提高乘法器的速度？”
有没有人知道这件事？我们没有太多的钱来购买Synopsys的DesignWare。不幸的是，我们也遇到了一些关于乘法器速度限制的问题。因此，我试图找到在不提高时钟速度的情况下提高乘法器的方法。特别是，我们<em
浏览 0提问于2015-01-25得票数 1
所以我在Verilog上使用64位浮点数进行合成，所有的浮点数都在{-1,1}的范围内。现在，我正在尝试创建一个类似直方图的东西，我想我可以通过创建一个像2D数组一样工作的RAM来实现。但我面临着舍入的问题。我有一个值0.94394(FltPt)。我想把这个转换成，这样我就可以访问RAM上的特定地址了。
使用另一个乘法器的开销太大了，这将是最理想的方
浏览 1提问于2013-11-04得票数 0
我们遇到了Verilog的问题。我们必须使用两个浮点(二进制)的乘法，但它不能100%完美地工作。m31:16 = 1000000000000000；m15:0 = 1000000000000000；
m31:0 = 10000000000000000m*m的结果是6.25。
浏览 1提问于2015-01-04得票数 3
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我有一个定点Matlab代码，它需要转换为Verilog。下面是Matlab代码。yfftshift为5000x0，y2shape为100x50。r=1;
for n=0:rows-1 r=r+1;end
如何在Verilog中创建内存并在for循环中调用它们？
浏览 1提问于2015-04-26得票数 0
我使用vhdl中的整数输入和输出构造了我的代码。现在，我想在verilog中构造相同的代码。但是我知道verilog中的输入端口不能是整数类型的。我们能做些什么。我更喜欢一个可合成的答案。
浏览 3提问于2016-04-16得票数 2
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我一直在尝试找出一个整数的绝对值，这个整数是用Xilinx SystemC指定给Verilog内核的，我看到的是Verilog把负数当作正数。我的SystemC或Xilinx C代码是：data=-20;value=0;getfsl(value,0);data=20;value=0;getfsl(value1,0);
在获
浏览 0提问于2011-08-11得票数 0
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这可能看起来是一个相当愚蠢的问题，但从软件到HDL的转换有时最初是相当令人沮丧的！for (k=0; k<200; k=k+1)但它甚至还不能在Ver
浏览 0提问于2013-02-23得票数 1
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如何在verilog中实现一个代码，该代码解析一个指数方程，其中的数字必须表示为不动点。例如，我在C++上有这个方程，并希望转换为Verilog或VHDL：其中'y‘和'x’必须是不动点数我查找了有定点的模块和库，但没有一个模块和库有指数函数。
浏览 1提问于2014-08-22得票数 0
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