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沙龙
1
回答
Verilog
中
的
索引
超出范围
错误
,
尽管
寄存器
已
正确
声明
input
、
output
、
verilog
我正在尝试学习
Verilog
,我有这个简单
的
代码 module division ( input [14:0] D); regbegin A[0] = D[i]; endendmodule 这将返回
错误
我不知道为什么,因为D是在那个时间间隔内
声明
的
。你能帮帮我吗?我知道代码可能没有任何意义,但我只包含了
浏览 143
提问于2020-11-10
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1
回答
Java没有在AppletViewer
中
完全显示
java
、
applet
、
bluej
、
appletviewer
、
stalled
我正在构建一个计算器小程序,它不会在AppletViewer
中
显示大约一半
的
代码。 我正在使用BlueJ (正如我
的
老师所要求
的
那样),而且代码编译得很好,
尽管
与我刚开始编写程序时相比有明显
的
滞后。当试图在AppletViewer
中
运行时,只运行大约前半部分
的
代码,但我从未收到过
错误
消息。状态只停留在“在AppletViewer
中
执行Applet”。在代码
中
,我有在更多方法
中
调用其
浏览 3
提问于2016-09-20
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2
回答
访问
verilog
中
的
寄存器
值
verilog
、
fpga
我初始化一个
寄存器
并对其进行一些操作,即prev
的
值。当我在0点
中
添加新值时,程序
的
迭代被移到1点。yreg = SIGNAL; //here SIGNAL is an input to the program 然后,我希望稍后访问
寄存器
中
0点和1点
的
值,以便进行计算。我该怎么做?我最初
的
反应是yreg[0]和yreg[1] (我通常用python =编写程序),但这会产生一个
错误
(
浏览 1
提问于2018-07-31
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1
回答
用户删除Datagridview
中
的
行时如何从持久化存储
中
删除记录
vb.net
、
winforms
我目前使用
的
是: DBContext.Persons.Remove(e.Row.DataBoundItem)但这很奇怪:有时会删除
正确
的
记录,但随后会给出一个关于
超出范围
的
索引
<e
浏览 0
提问于2018-11-16
得票数 0
2
回答
verilog
多维reg误差
verilog
、
cpu-registers
、
processor
、
hdl
、
instructions
本
声明
如下:产生此
错误
:首先,我使用
的
是
Verilog
,而不是SystemVerilog,那么为什么它给了我一个SystemVerilog
错误
?第二,造成这个
错误
的<
浏览 12
提问于2014-08-03
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1
回答
verilog
中
的
对象符号
mips
、
verilog
、
quartus
为了测试单个周期
的
mips cpu,我尝试使用下面的符号从testbench初始化
寄存器
。CPU.IM.memory[i] = 32'b0然而,Quartus
verilog
编译器抱怨它找不到对象引用。我在内存中加载指令时遇到了类似的问题,我不想在测试平台上这样做,而不是在IM
中
硬编码或更改它。address, clk, out); input [31:0] address;
浏览 3
提问于2015-11-30
得票数 0
2
回答
数组
中
的
jQuery随机项不起作用
javascript
、
jquery
、
css
、
arrays
我正在尝试分配一个随机
的
背景颜色,以达到td。randomColor[Math.floor(Math.random() * randomColor.length)];下面是jsfiddle: 任何帮助都将不胜感激! 谢谢
浏览 1
提问于2014-04-07
得票数 0
1
回答
寄存器
大小
的
向量不能由模块参数参数化
bluespec
我想使用module参数作为Vector
的
大小参数,它包含
寄存器
,我尝试下面的代码:import Vector :: *;module:bsc -
verilog
-remove-dollar Test.bsv Vector#(qsize,Bit
浏览 5
提问于2020-03-11
得票数 1
1
回答
无法在
Verilog
中
创建“real”类型数组
arrays
、
parameters
、
verilog
、
icarus
我尝试过在Icarus
Verilog
中用以下方法创建一个'real‘类型
的
值数组: parameter width = 10; shortreal b [width-1:0] = {0.0181,0.0487,0.1227,0.1967,0.2273,0.1967,0.1227,0.0487,0.0181}; 出现以下
错误
: error: Cannot assign to array b.我查看了icarus
verilog
src代码
错误
消息,对此
错误
消息
的</em
浏览 148
提问于2020-10-28
得票数 1
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3
回答
在
verilog
中选择可合成
的
索引
零件
indexing
、
verilog
、
counter
、
xilinx
、
synthesis
我可以在我
的
verilog
代码中使用类似下面的代码(向量
索引
中
的
计数器值)吗?这个结构可以在xst
中
合成吗?我有一个常量定义
的
data_out范围,cnt在时钟上递增,永远不会达到大于data_out
的
最大范围
的
值。其他
的
一切都与一个clk同步。
浏览 2
提问于2016-01-29
得票数 2
1
回答
如何使用编译器指令(``ifdef)和不同
的
` `define's编译文件?
verilog
、
system-verilog
文件a有基于是否定义了'b‘
的
编译指令。a.sv
中
的
代码如下: module a_module()`ifdef b $display("This is compiled in file a"); end endmodule: a_module() b.sv
中
的
代码如下: `defi
浏览 47
提问于2020-11-18
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2
回答
填补
Verilog
/System
Verilog
的
空白
verilog
、
system-verilog
我复习了几次
Verilog
教程,并复习了几次这些主题,自从这些概念第一次被引入以来,有几个问题一直萦绕在我
的
脑海中,如果有人能把它们弄清楚,那将是非常有帮助
的
。 模x (…)、in1、…);…输入in1;reg 7:0 in1;…端模 这是将输入端口
声明
为一种数据类型,还是它们是分开
的
?如果前者是
正确
的
,那么我还能用其他类型
的</
浏览 4
提问于2013-06-05
得票数 0
1
回答
如何用
Verilog
HDL最好地表示用于计数器和比较器
的
负二进制数?
binary
、
verilog
、
negative-number
、
dac
我一直在设计Delta-Sigma DAC,在我
的
(Sigma)计数器和(delta和Vref)比较器
中
处理有符号
的
数字时遇到了困惑和绝望。我尝试使用签名2
的
补码,但EDAcompiler似乎没有注意到我这样做了,这很可能是我自己
的
错误
!所以基本上我
的
问题是,我如何(在
Verilog
中
)表示负数,以便它们可以在计数器中使用(因此可以向上和向下计数)?我知道保存有符号数字
的
计数器
寄存器
必须
声明
浏览 0
提问于2016-01-15
得票数 0
1
回答
全局
声明
在
verilog
2001语法任务中非法
verilog
我有一个
verilog
文件,我想在其中包含
的
是一个执行一些数学运算
的
任务,然后我在另一个文件
中
include "maths.v",并通过在另一个文件
中
的
initial begin - end块
中
写入mathsfunction如果我理解
正确
,代码如下:task mathsfunction;reg [0:31] y;begin x= $ur
浏览 10
提问于2017-10-21
得票数 0
1
回答
使用赋值时
verilog
_mode自动输入行为
emacs
、
verilog
、
system-verilog
我想知道是否有可能发生以下情况。module a();endmodule module b (); reg [2:0] a_i; .a_i(a_i))但是如果我修改添加行assign a_i = '0;,那么它就不再扩展AUTOREGINPUTS了。即使我在做作业,也有办法扩大它
浏览 0
提问于2018-12-11
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5
回答
在
Verilog
中
对输入或输出使用wire或reg
verilog
当您将某些内容
声明
为输入或输出时,如何知道是否还必须将其
声明
为reg或wire
浏览 4
提问于2011-03-19
得票数 42
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4
回答
如何在
Verilog
中
为输出reg‘赋值’?
verilog
(在此处插入真正
的
基本问题免责
声明
)output reg icache_ram_rwassign icache_ram_rw = 1'b0; ( declarative lvalue or port sink reg icache_ram_rw must be
浏览 1
提问于2009-11-28
得票数 2
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1
回答
基于PanicsWithValue
的
Golang单元测试
unit-testing
、
go
、
testify
我们正在尝试测试一个引发index out of range
错误
的
函数。单元测试
的
代码很简单,类似于: "testing" ) assert.PanicsWithValue(t, "index out of range", func() { indexOutOf
浏览 0
提问于2019-04-09
得票数 0
回答已采纳
3
回答
如何在
verilog
中
声明
多位
寄存器
?
declaration
、
verilog
、
cpu-registers
、
16-bit
在
寄存器
的
声明
中
,示例代码显示如下:我不明白为什么0:15是在变量名之后倒置
的
。reg15:0
声明
了一个16位
寄存器
,但是为什么变量名相反呢?
浏览 10
提问于2013-10-06
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1
回答
为什么在标准
的
"SRL16E“实例化中使用"gen_srl16”?
verilog
、
instantiation
这是一个标准
的
实例化,但是为什么要使用gen_srl16? 我一直认为SRL16E srl16e (...就足够了。
浏览 3
提问于2015-08-18
得票数 0
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