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回答
Verilog
加法器
测试
平台
verilog
//In here, `WORD_LEN is 32. input [`WORD_LEN-1:0] in1, in2;endmodule /// `timescale 1ns/1ns reg in1, in2; Adder TestAdder(.in1(in1), .in2(in2),
浏览 10
提问于2019-10-04
得票数 1
1
回答
基本单元
测试
verilog
我正在试图找出如何为我正在学习的一个类的硬件设计实现基本的单元
测试
。我知道SVUnit,但我需要提交代码,所以我更愿意自己实现基本的
测试
功能。这也将帮助我了解更多。编辑:例子:假设我有一个1位半
加法器
的设计。我如何编写一个
测试
平台
来执行每个可
浏览 1
提问于2017-05-30
得票数 1
1
回答
verilog
中浮点
加法器
的
测试
平台
verilog
*
加法器
是一个模块,它得到两个64位数,并给出它们的和。这是我的
测试
台: reg [63:0] a; wire [63:0]
加法器
编码模块的一小部分是经过
测试
台式码后产生的.当我调试我的代码时,第63位fb是0!知道吗?
浏览 3
提问于2015-04-01
得票数 0
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2
回答
System
Verilog
中全
加法器
的
测试
平台
verilog
、
system-verilog
#160; end //////////////////////////////////////////
浏览 7
提问于2021-09-29
得票数 0
2
回答
为什么算术
Verilog
书籍使用盖茨逻辑来执行操作,而不是使用"+“、"-”、“*”等等?
math
、
verilog
、
fpga
我对
Verilog
和VHDL很陌生。 我一直在研究
Verilog
,专注于如何做算术运算,这是我的教授推荐我学习的一个项目。我在读卡瓦纳格的“
Verilog
”里的算术书。他们解释如何做加法,除数等,他们采取编程方法的“盖茨”,他们使用的门,无论是组合逻辑或顺序逻辑。我很容易理解这本书,但不是认为
Verilog
已经有了这个+、-、*甚至/来进行除法,为什么这么费劲地用卡诺和
加法器
波纹进位
加法器
等来实现它呢?
浏览 5
提问于2016-01-15
得票数 1
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2
回答
在这种情况下,for循环是如何工作的?
verilog
作为标题。我不确定for循环将如何帮助计算输入中的1的数目。 begin out = out + in[i];如果我的输入是1001,out = out + in1001。那么,在这种情况下,如何计算1的数目呢?
浏览 6
提问于2022-01-09
得票数 -1
3
回答
在
Verilog
中制作一个全加器
verilog
我正试着在
Verilog
做一个
加法器
,到目前为止我还没有做到这一点,我想知道是否有人能帮忙。
浏览 5
提问于2016-10-03
得票数 1
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1
回答
在VMM中开发的VIP集成到我的UVM
测试
平台
verification
、
system-verilog
、
uvm
我在系统
verilog
中使用UVM方法为我的整个系统DUT开发了
测试
平台
。我有一个VIP采购,这是在VMM方法在系统
verilog
。如何将这个VIP (在VMM中)集成到我的UVM
测试
平台
中?
浏览 0
提问于2013-11-13
得票数 0
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1
回答
加法器
的低功耗设计
verilog
使用第一个
加法器
将A和B相加,使用第二个
加法器
将结果与C相加,最后使用第三个
加法器
将结果相继与D相加。A、B、C、D可以在每个时钟周期内改变。开始信号用于指示何时需要新的计算。
浏览 3
提问于2013-09-10
得票数 1
1
回答
Verilog
编译器如何解释加法
verilog
我知道
Verilog
有一个算术加运算符。如果我正在构建一个
加法器
,我应该自己做还是使用它?哪个会在我的处理器上表现得更好?
浏览 25
提问于2020-02-22
得票数 0
1
回答
四位
加法器
的理解
verilog
、
xilinx-ise
这工作得很好,我已经用它创建/运行了一个
测试
工作台文件,所以我知道它确实能做预期的事情。但是,我是否应该以某种方式将我的FullAdder文件或FullAdder文件的
测试
平台
连接到Adder文件?我假设我创建的
测试
工作台将链接到这个FullAdder文件?这个文件的语法检查无误,所以可能是
测试
平台
给我带来了问题…… input [3:0] a,b; outputAdder AD
浏览 0
提问于2015-10-17
得票数 0
1
回答
获得基本全
加法器
输出的Z和X
verilog
、
hdl
我一直在设计一个包含两个半
加法器
模块的基本全加器,并试图用一个
测试
平台
对它进行
测试
。没有编译错误,但在输出(波形),我得到Z和X和进位。我被卡住了,不知道下一步要看什么来纠正这个错误。以下是完整
加法器
的
Verilog
代码:input x,y;and G2(C,x,y);wire S1,C1,C2; half_adder
浏览 0
提问于2017-11-16
得票数 1
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1
回答
在
Verilog
中从
测试
工作台访问本地模块变量
verilog
当编写
Verilog
测试
平台
来验证模块时,有没有办法从
测试
平台
访问该模块的本地特定变量?
浏览 1
提问于2013-11-02
得票数 6
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1
回答
如何在Chisel3中进行门级仿真?
verilog
、
chisel
我用Chisel3写了一个硬件设计,还用Chisel3写了一个
测试
台来
测试
这个设计。有没有一种简单的方法可以模拟生成的
Verilog
网表,而不需要重写
Verilog
测试
平台
?
浏览 1
提问于2018-05-03
得票数 4
2
回答
测试
4位
加法器
logic
、
verilog
、
add
、
hdl
我试着做一个4位
加法器
并
测试
它。我决定使用wait来确定何时完成
加法器
电路,方法是检查sum和carry_out何时为>= 0。电路的输入作为命令行参数给出。我正在用我的全加器构造我的4位
加法器
,我可以用这个方法成功地
测试
。full_adder.vmodule full_adder (input a, input b, input cin, output s, output cout这是
测试
V
浏览 15
提问于2022-11-20
得票数 0
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2
回答
如何实现输入向量以八进制表示的n位
加法器
?
verilog
在这个问题上我有点困惑:module addern(carryin, X, Y, S, carryout, overflow); input carryin在
verilog
中有没有一种方法来表明数组保存的是八进制值,而不是二进制? 在
verilog
中
浏览 1
提问于2014-02-24
得票数 0
1
回答
Verilog
中的定点带符号乘法
verilog
、
multiplication
、
fixed-point
我正在设计一个带符号的
verilog
乘法器,我打算在另一个模块中多次使用它。{ mul *= y; return (int32_t) mul;在
verilog
请注意,此输出将馈送到
加法器
,
加法器
的输出将再次成为乘法器的输入。 在提出上述问题时,我还尝试了对两个输入的符号位进行异或运算,并将57:27位分配给
浏览 17
提问于2018-03-02
得票数 1
2
回答
Chisel:
Verilog
为Sint和UInt生成的代码
chisel
当使用SInt和UInt实现
加法器
时,我得到了相同的
Verilog
代码,请参见下面的代码。val b = SInt(INPUT, 16) }}io.out := io.a * io.b module为什么在加法的情况下,我得到了相
浏览 33
提问于2016-09-16
得票数 1
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1
回答
Verilog
测试
平台
比较
verilog
、
fault
我有五个电路模拟和一些
测试
的结果,结果将被记录在故障表中。 现在,我必须将从新电路生成的值与从上面的电路模拟中获得的值进行比较。我这样做是为了知道我的新电路是从哪个故障类别开始的。
浏览 2
提问于2013-10-30
得票数 1
1
回答
“=”的语法错误
syntax-error
、
verilog
我有以下
Verilog
代码。它基本上是一个两位
加法器
,它将a和b相加,并有一个PG单元、进位生成单元(cg_unit)和和单元(s_unit)。ci是两位
加法器
的进位器.sel激活特洛伊木马,即否定s[1]的值。assign s[1] = ~s[1]; assign s[1] = s[1];endmoduleFollowing
Verilog
浏览 0
提问于2014-11-09
得票数 1
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