Verilog带符号乘法

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verilog、multiplication、signed

我有一个关于乘法的问题。在我的例子中，row和vec是我的输入。每个包含N个具有DW数据宽度的有符号数字。temp1和temp2是用于存储乘法结果的数组。所有数字都是有符号的。对不起，我是Verilog的新手，不知道为什么。谢谢!

浏览 15提问于2018-02-15得票数 0

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Chisel: Verilog为Sint和UInt生成的代码

chisel

当使用SInt和UInt实现加法器时，我得到了相同的Verilog代码，请参见下面的代码。val b = SInt(INPUT, 16) }}io.out := io.a * io.b module为什么在加法的

浏览 33提问于2016-09-16得票数 1

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Verilog有符号乘法:将不同大小的数字相乘？

verilog、system-verilog

由于某些原因，我一直无法找到任何明确的资源或堆栈溢出问题来回答这个问题：在对有符号数进行乘法时，verilog是否会考虑输入和输出维度？

浏览 2提问于2016-06-19得票数 4

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Verilog中的定点带符号乘法

verilog、multiplication、fixed-point

我正在设计一个带符号的verilog乘法器，我打算在另一个模块中多次使用它。{ mul *= y; return (int32_t) mul;在verilog请注意，此输出将馈送到加法器，加法器的输出将再次成为乘法器的输入。在提出上述问题时，我还尝试了对两个输入的符号位进行异或运算，并将

浏览 17提问于2018-03-02得票数 1

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Verilog FIR滤波器

filter、verilog、intel-fpga

你好，我正在用Verilog实现一个FIR滤波器，使用的是DE2板。出于某种原因，扬声器的输出充满了静电，尽管它看起来确实过滤掉了一些频率。我假设系数的二进制表示有问题，或者乘法器错误，但我找不到。

浏览 1提问于2014-11-27得票数 1

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Verilog中的带符号乘法溢出检测

verilog

我正在尝试用Verilog编写一个简单的16位微处理器，并在Spartan6上实现它。ALU实现了所有的有符号运算(根本没有无符号运算)。所有的输入都是有符号的导线。结果存储在带符号的寄存器中。我正在寻找一个在有符号乘法中检测溢出的示例实现。输入a_in和b_in均为带符号导线，均为16位宽。结果寄存器res_out是带符号的，也是16位宽。

浏览 1提问于2014-07-05得票数 5

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如何在verilog中提高乘法器的速度？

verilog

如何在verilog中提高乘法器的速度？我想知道“如何在不增加verilog时钟速度的情况下提高乘法器的速度？” 有没有人知道这件事？不幸的是，我们也遇到了一些关于乘法器速度限制的问题。因此，我试图找到在不提高时钟速度的情况下提高乘法器的方法。特别是，我们的ASIC已经接近时间限制。例如，我们已经在synthesis.but中满足了所有的计时时钟，我们需要改变算法中关于逻辑的乘法器。

浏览 0提问于2015-01-25得票数 1

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带符号乘数Verilog

verilog、hardware

我正在用Verilog设计一个处理器。我正在研究算术逻辑单元，特别是算术逻辑单元的乘法器。当我对小的正数执行乘法运算时，我可以得到正确的结果，但是如果我尝试乘以有符号数，我就会遇到问题。

浏览 2提问于2015-12-05得票数 0

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微软C++编译器有bug吗？

c++、visual-studio-2010、visual-c++

正如我在反汇编中看到的，它生成一个带符号的int乘法(imul)，将edx的结果放到堆栈上，并用0！扩展它，因为它将是一个无符号的int。在此之后，它使用FP指令将其相乘。ebp-98h] fstp qword ptr [z] 为什么带符号* unsigned的乘法结果被解释为unsigned？

浏览 0提问于2012-05-25得票数 1

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