我正在做一个关于用Verilog实现SPI Master的教程。我已经很好地理解了模块是如何工作的,以及不同的模块做了什么。 但现在我来看模拟,它是用SystemVerilog编写的。我的问题是,我如何用Verilog编写这个SystemVerilog模拟? 我试过用.v替换逻辑类型,但我不知道reg和reg之间还有什么区别。SPI_Master_TB.v" Line 53: Multiple statement function/task without begin/end not supported in this mode
我有一个verilog文件,我想在其中包含的是一个执行一些数学运算的任务,然后我在另一个文件中include "maths.v",并通过在另一个文件中的initial begin - end块中写入mathsfunction;来调用该任务,该文件应该在该点运行该任务。+ y#200 我得到了一个编译错误,这是在第一行的task mathsfunction;,这是Global declarations are illegal in Verilog2001