我正在编写一个行为verilog模块，其中根据输入变量之一选择不同的位。HDLCompilers:247 - "Part4.v“第5行对标量线'F‘的引用不是合法的reg或变量左值错误:HDLCompilers:44- "Part4.v”第5行阻塞赋值的左侧非法“
如何根据输入S选择不同的位？
浏览 6提问于2018-02-26得票数 0
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我正在写一个64位kogge stone加法器的verilog代码。请告诉我如何写预处理阶段的计算，产生和传播信号的64位输入使用循环在verilog？在Modelsim中编译时显示的错误消息
错误: C:/Users/Ankit/Documents/verilog project/preprocessing64bit.v(11)：程序连续分配中不允许对注册表进行位选择**错误: C:/Use
浏览 6提问于2018-02-03得票数 0
我想更改Verilog中的参数值，这取决于3位数字输入引脚的值。下面是我的verilog代码中的一个示例。我得到这个错误： 3'b001 : C_IP = 0.6;
我知道Verilog
浏览 5提问于2016-07-13得票数 0
当我尝试写入其中b的位都为'1‘的ab+1时，reg a的值不会更新，但当我尝试ab+1'b1时，它会更新 awaddr
浏览 0提问于2019-08-28得票数 1
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我有一个参数化verilog模块，它的位宽度是可变的，这取决于在“定义宽度”中给出的值。我想知道是否有办法做到这一点？例如，我希望能够为设计编译器的输入文件编写以下内容：
analyze -format sverilog -define WIDTH 10 myverilogfile.v
浏览 4提问于2015-03-28得票数 1
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我使用vhdl中的整数输入和输出构造了我的代码。现在，我想在verilog中构造相同的代码。但是我知道verilog中的输入端口不能是整数类型的。我们能做些什么。我更喜欢一个可合成的答案。
浏览 3提问于2016-04-16得票数 2
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我已经通读了所有类似的帖子，但都没有解决我遇到的问题，即第41行assign Y[b]=~Y[b];导致错误“非法左手边连续赋值”。// Hamming code 1-bit error correction input [4:1] I; // input BCD wire [7:1] X; // Hamming code
浏览 0提问于2019-05-30得票数 0
有时可执行文件是为Solaris编译的，有时是32位Linux应用程序，有时是64位linux应用程序。我想要做的是向库传递一条“路径”，然后让应用程序自动选择合适的库。这个特殊的例子是一个PLI/VPI函数库，我想链接到一个verilog模拟器中。我现在所拥有的是其中的味道是它的风格取决于
浏览 1提问于2008-10-03得票数 0
我想在verilog中实现以下算法。是否有方法更新verilog中的输入，就像c/c++(例如，a=a+i;)d←(d ⊕ a) >>> 32d←(d ⊕ a) >>> 16d←(b ⊕ c) >>> 63
这里a，b，c，d是64位ASCII输入
浏览 1提问于2017-11-09得票数 0
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我想一点一点地读8位寄存器。即第一次读数0:3，然后1:4，然后2:5。一次读取4位。下面的代码在使用整数访问寄存器位时会出错。
浏览 2提问于2015-10-17得票数 1
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我试图在硬件(使用Verilog)中实现这个伪代码所描述的函数： output [63:0] = b[63:56], c[X-1:0], b[Y-1:0]A是一个布尔值，而输出b和c是64位长。X和Y在运行时变化，所以它们不能是Verilog变量。X的值随A而变化： X = 56 - Y而Y是从6位寄存器中读取的，因此它可以是从0到63之间的任
浏览 0提问于2017-10-26得票数 0
我不确定是否需要超过1个周期，以及是否需要考虑需要超过1个周期才能完成的班次。如果可以一次移位1比特以上，那么移位1比特与移位多比特需要相同数量的延迟/门时间吗？
浏览 0提问于2016-03-19得票数 1
我是新使用Verilog的，所以我甚至不确定我是否正确地使用了语法。我需要乘2条输入总线，每条8位。我试图在一条线上得到每个8×1的结果，更像是将8的结果连在一起(每8×1乘法一个)。
浏览 2提问于2019-03-03得票数 0
我试图只将部分数组从一个verilog模块传递到另一个verilog模块，每次修改代码时都会遇到错误。Cout;Koge_4 K1 ([3:0]A,[3:0]B,Cin,[3;0]S,c[0]); // sample structural code
我基本上是试图调用模块2中输入向量的每4位的4位(模块1)，因此对64位调用它16次。
浏览 0提问于2018-10-27得票数 0
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我正在Verilog建一个4位ALU。我们已经建立了一个使用大门的位置，点击和拖动部分Quartus，现在我们正在做Verilog。在第一个任务中，我将一些值设置为VCC，一些设置为GND。我能在Verilog做这件事吗？这是第一个位B值。如何在Verilog中复制，将I2和I3设置为VCC？
这是我的4x1 MUX代码：
浏览 2提问于2018-04-11得票数 0
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