（1）ZYNQ中PS端MIO操作 （2）ZYNQ中PS端MIO中断 （3）ZYNQ中PS端UART通信
世界著名的「Vim文本编辑器」作者Bram Moolenaar因病离世，年仅62岁。
无论是7系列FPGA、UltraScale还是UltraScale Plus系列FPGA，都包含Block RAM（BRAM），但只有UltraScale Plus芯片有UltraRAM也就是我们所说的URAM。BRAM和URAM都是重要的片上存储资源，但两者还是有些显著的区别。
（程序员圈子内广为流传的一句话：世界上只有三种程序员，用Vim的，用Emacs，和用其他的。）
区别之1 bram 的输出需要时钟，dram在给出地址后既可输出数据。 区别之2 dram使用根灵活方便些 区别之3 bram有较大的存储空间，dram浪费LUT资源 1.物理上看，bram是fpga中定制的ram资源，dram就是用逻辑单元拼出来的。 2.较大的存储应用，建议用bram；零星的小ram，一般就用dram。但这只是个一般原则，具体的使用得看整个设计中资源的冗余度和性能要求。 3.dram可以是纯组合逻辑，即给出地址马上出数据，也可以加上register变成有时钟的ram。而bram一定是
MicroBlaze可以使用AXI BRAM存放数据和指令。有些客户软件很大，需要把AXI BRAM的空间做到最大。AXI BRAM底层是Block RAM或者Ultra RAM。器件的Block RAM或者Ultra RAM个数，决定了AXI BRAM的大小。
通过report_utilization可查看设计的资源利用率，而在资源利用率报告中，有时会发现BRAM的Utilization为小数，如下图中的503.50，这是什么原因呢？
https://blog.csdn.net/qq_45634652/article/details/138034081?spm=1001.2014.3001.5502
以交换机设计为例。在交换机设计前期，转发表项是固化在交换机内部的（给FPGA片内BRAM初始值），但是在测试过程中，往往需要对表项进行修改，如果直接修改BRAM的coe文件，则需要重新综合、实现、生成bit文件，其中，综合与实现耗时十分严重，设计规模越大，消耗的时间越长，而生成bit文件消耗的时间则相对固定。针对上述问题，本文探究一种避免综合与实现，直接修改BRAM初始化值的方法，可以避免综合、实现两个步骤，修改BRAM初始值后，直接生成bit文件，可节约大量的时间。
实现上述功能主要用到Verilog两个语法结构：parameter定义参数，实现参数化；generate语句，根据参数调用对应的功能块。
前言：本文章为FPGA问答系列，我们会定期整理FPGA交流群（包括其他FPGA博主的群）里面有价值的问题，并汇总成文章，一方面是希望能帮到不经常看群消息的小伙伴，另一方面也算是我们的技术积累。
对于FPGA设计，传统设计都是一个FPGA一个设计，产生一个Bit文件。这就是完整bit文件（full bit）。 有些文章中也称之为全工程比特文件。
本文主要介绍ZYNQ PS + PL异构多核案例的使用说明，适用开发环境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx SDK 2017.4。其中测试板卡为TMS320C6678开发板，文章内容包含多个特色案例，如axi_gpio_led_demo案例、axi_timer_pwm_demo案例、axi_uart_demo案例、emio_gpio_led_demo案例、mig_dma案例等，由于篇幅过长，文章分为上下6个小节展示，欢迎大家按照顺序进行文章内容查看。
Block RAM与Distributed RAM，简称为BRAM与DRAM， 要搞清楚两者的区别首先要了解FPGA的结构：
RAM -> Ramdom Access Memory ，随机存取存储器。何为随机存取。举个不准确的例子：和上篇文章中的 FIFO 进行对比。对于 FIFO 来说，只有读写两个操作，只能顺序读写。但对于 RAM 来说，同样的读写操作，用户可以在读写时指定读写的地址，实现对整个存储器的乱序（随机）读写访问。
2.修改字模格式，删除提示信息，标点符号等；去掉全部0x，并逐一合并两项；（可以使用perl、python等提高效率）
XILINX FPGA 芯片整体架构如下所示，整个芯片是以BANK进行划分的，不同的工艺、器件速度和对应的时钟具有不同的BANK数量（下面截图是以K7325tffg676为例）：左边的BANK都是HR BANK，右侧的最下面三个是HP BANK，最上面的四个BANK是transceiver。
AXI BRAM Controller 这个块RAM在AXI interconnect被作为AXI Endpoint的从核并且作为系统主设备与局部块RAM通信。 AW:写地址通道 AR:度地址通道
论文摘要：内部配置访问端口（ICAP）是基于Xilinx SRAM的现场可编程门阵列（FPGA）中实现的任何动态部分可重配置系统的核心组件。我们开发了一种新的高速ICAP控制器，名为AC ICAP，完全采用硬件实现。除了加速部分比特流和帧的管理的类似解决方案之外，AC ICAP还支持LUT的运行时重新配置，而无需预先计算的部分比特流。通过对比特流执行逆向工程，可以实现最后的特性。此外，我们采用了这种基于硬件的解决方案，以提供可从MicroBlaze处理器访问的IP内核。为此，扩展了控制器并实现了三个版本，以便在连接到处理器的外围本地总线（PLB），快速单工链路（FSL）和AXI接口时评估其性能。因此，控制器可以利用处理器提供的灵活性，但利用硬件加速。它在Virtex-5和Kintex7 FPGA中实现。重新配置时间的结果表明，Virtex-5器件中单个LUT的运行时重新配置小于5us，这意味着与Xilinx XPS HWICAP控制器相比，速度提升超过380倍。
实际上，在Tcl 8.5版本以前，大家常利用foreach命令的副作用将列表中的元素分发给独立的变量。例如，将列表xx中的值分别赋给变量x、y和z。这里break命令作为一个失效安全保障，以处理xx中包含了多余3个元素的情况。
这里的Block是指Block RAM和DSP48。在有些设计中，这两者有其一或者两者均出现利用率比较高的情形，而且在某一版本中可以达到时序收敛。如果后续版本并不涉及到对Block的修改，特别是不会出现对Block RAM位宽的修改，为了达到时序收敛，一个可行的方案就是继承收敛版本的Block的布局。本质上，就是复用这些Block的位置信息。在Vivado下完成这样的操作非常简单。
，今天写的这个其实很早我就想记录下了，以前学数电的时候好像就有接触到相关的一些概念，但是后来学FPGA以后没太注意，感觉没什么关系，直到多次遇到梗以后才想着对这些概念重新了解下，特别是上几个月在求职的时候发现一些公司在招聘要求上写了需要对FPGA的架构要熟悉，那时候我还对架构有点懵逼，差点就不想玩了，然后耐着性子重新去找资料看了下，原来这些已经有过接触，这个要求上的架构指的就是FPGA的结构
GPMC并口简介 GPMC(General Purpose Memory Controller)是TI处理器特有的通用存储器控制器接口，支持8/16bit数据位宽，支持128MB访问空间，最高时钟速率133MHz。GPMC是AM62x、AM64x、AM437x、AM335x、AM57x等处理器专用于与外部存储器设备的接口，如：
DDR也是计算机中的元素，当然在我们的FPGA中也广泛使用，在科普了它们的渊源，它们的基础知识后，我们便可以接着讲它在FPGA中的应用，它的使用方式，乃至它的设计等，这在后续的文章中会有所体现。
近年来，随着中国新基建、中国制造2025规划的持续推进，单ARM处理器越来越难胜任工业现场的功能要求，特别是如今能源电力、工业控制、智慧医疗等行业，往往更需要ARM + FPGA架构的处理器平台来实现例如多路/高速AD采集、多路网口、多路串口、多路/高速并行DI/DO、高速数据并行处理等特定功能，因此ARM + FPGA架构处理器平台愈发受市场欢迎。
一周之内倒闭三家银行，其中两家和加密行业密切相关，这让许多加密行业公司对银行心有戚戚。现在，他们正在其他金融机构寻找新的避风港。
本文首发：FPGA的设计艺术（1）FPGA的硬件架构[1]FPGA是一个很神奇的器件，工程师可以在上面做游戏或者说工程师每天都在上面做游戏，通过搭积木的方式，还能设计出精美绝伦，纷繁复杂，奇妙无比的电路，这使用器件搭建几乎是做不到的，因为太庞大！这种设计也只能在FPGA或者专用的IC中能够实现，IC只能定制，可是FPGA却可以反复使用，每一次都可以是不同的电路，因此，FPGA目前的应用十分广泛，在很多关键领域，也是香饽饽一样的存在。
Loop：rolled00 Array: BRAM Struct：被分解为成员变量 操作符：硬件核 优化策略 The Initial Optimizations INTERFACE DATA_PACK LOOP_TRIPCOUNT对综合没有影响，只是在报告中看循环次数Config Interface去除与顶层设计无关的 Pipeline for Performance PIPELINE减少了II（启动时间）DATA_FLOW使任务级流水线,允许函数和 同时循环执行。用来减少间隔 Directives
report_ram_utilization这个命令在Vivado2018.3版本中就已经存在。在2019.1的版本中有了微小的更新，增加了一个新的选项-include_path_info。借此，我们详细介绍一下这个命令。
当时我还有一点点怀疑，害怕是一个 fake news ，因为内容说是 8 月 3 日去世的，今天已经是 8 月 5 日了，这种在程序员圈里算是比较重磅的消息，在圈子里面传递的不应该这么慢才对。
晓查 发自 凹非寺 量子位 | 公众号 QbitAI 任何Linux用户，几乎都无法绕开命令行，也绕不开Vim编辑器。 就在今天，Vim之父Bram Moolenaar传来了一个沉痛的消息：他的挚友、也是Vim的主要维护者之一Sven Guckes去世了。 Sven Guckes因患脑瘤于2月21日在柏林逝世，终年55岁。 Bram Moolenaar决定，将Vim的下一个大版本9.0献给这位挚友。 Sven不仅是Bram的好友，也为Vim的推广做出了重大贡献，甚至Vim的官方主页vim.org也是他注册
大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。
本文主要介绍基于Vivado的FPGA案例的使用说明，适用开发环境：Windows 7/10 64bit、Xilinx Vivado 2017.4。其中案例包括led_flash案例、key_test案例、ibert_eyescan案例、udp_10g_echo案例、fmc_ad9706_ad9613案例、bram_srio_target案例。
Vivado 2024.1, Vitis Classic 2024.1, Avnet UltraZed Board. AMD R2544 Board, Ubuntu 20.04
这是「进击的Coder」的第 588 篇技术分享 来源：量子位 “ 阅读本文大概需要 5 分钟。 ” 任何 Linux 用户，几乎都无法绕开命令行，也绕不开 Vim 编辑器。作为 GitHub 上最为知名的文本编辑器，Vim 的 Star 数 2.6w，在技术圈内的影响力可见一斑。 GitHub：https://github.com/vim/vim 几天前，Vim 之父 Bram Moolenaar 传来了一个沉痛的消息：他的挚友、也是 Vim 的主要维护者之一 Sven Guckes 去世了。 Sve
当设计出现布线拥塞时，通常会导致布线延迟增大，从而影响时序收敛。布线拥塞程度可通过如下两种方式获取：
CDC（Clock Domain Conversion）跨时钟域分单bit和多bit传输，其中：
FIFO？还是FIFO IP核？这也需要写总结吗？太容易了吧。如果我是一个正在处于面试找工作中的年轻人，肯定关注的是如何手撕FIFO，这也是当时校招时候干过的事情。但是作为一个FPGA工程师，我们更常使用的是FIFO的IP核，或者必然使用的是FIFO IP核，简单快捷优化。使用FIFO IP核的时候，或者设计电路使用FIFO IP的时候，对于新手或者不是精通的情况下，个人建议一点是对自己定制的FIFO仿真一下（或者严格遵守数据手册），做到时序关系清晰后，再设计电路。注意：不要不屑于此！
这个小工程利用modelsim仿真波形图案来显示字符。效果如下，送给正在复习备考的同学，坚持就是胜利：
在Block Design中查找IP时输入Microblaze，就会发现下面几种IP，我们常规使用的就是第一个IP，是一个可以自定义外设的软核，但是第三个MicroBlaze MCS到底是个啥，我们接下来详解。
视频教程 https://www.xilinx.com/video/hardware/block-design-containers-for-dfx.html
RAM主要用于存放程序以及程序执行过程中产生的中间数据、运算结果等。BMG Ipcore可以配置成RAM或者ROM，配置RAM或者ROM使用的资源都是FPGA内部的BRAM，只不过配置成ROM时候只使用BRAM的数据读取接口。
注：本资源收集与网络，版权归原作者所有。 下载地址 ---- = 欢 迎 阅 读 《 V I M 教 程 》 —— 版本 1.5 = vim 是一个具有很多命令的功能非常强大的编辑器。限于篇幅，在本教程当中就不详细介绍了。本教程的设计目标是讲述一些必要的基本命令，而掌握好这些命令，您就能够很容易将 vim 当作一个通用的万能编辑器来使用了。 完成本教程的内容大约需要 25-30 分钟，取决于您训练的时间。 每一节的命令操作将会更改本文。推荐您复制本文的一个副本，然后在副本上进行训练(如果您是通过”vim
近年来，随着中国新基建、中国制造2025的持续推进，单ARM处理器越来越难胜任工业现场的功能要求，特别是能源电力、工业控制、智慧医疗等行业通常需要ARM+FPGA架构的处理器平台来实现特定的功能，例如多路/高速AD采集、多路网口、多路串口、多路/高速并行DI/DO、高速数据并行处理等。
在 Flow Navigator 中点击设置, 然后选择Synthesis,或者 selectFlow > Settings > Synthesis Settings。如图1所示：
使用 ip 对于数字逻辑方面的工作来说，是非常正常的，基础的 ip 之于数字逻辑设计，与与非门相比大概只是设计层次上的差别。更何况对于 SoC 公司来说，购买一整个外设模块的 ip 也是很正常的，比如 USB 之类的模块。
本期我们来开箱测评创龙科技(Tronlong)的首款国产ARM评估板——TLT3-EVM评估板，它基于全志科技T3处理器设计，究竟性能如何？下面，我们一起看看详情！
摩尔定律 : 价格不变 , 在集成电路上 电子元器件的数量 , 18 ~ 24 个月增加一倍 , 同时芯片性能也增加一倍 ;
分享产品试用报告，测试板卡是基于Xilinx Zynq-7000系列XC7Z010/XC7Z020高性能低功耗处理器设计的异构多核SoC工业级核心板。
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