我正致力于在为MPC83xx从2.6.22到2.6.26构建的linux内核上移植一个自定义的CPLD驱动程序，并且收到了一个意外的Oops。这个驱动程序在.22内核上工作得很好，但是.26内核在我对request_irq的调用中阻塞了。有谁知道为什么行为会有变化，或者更好的是，我需要做些什么来解决这个问题？(cpld_virq);}
int retval;
unsigned long cpld<
浏览 4提问于2010-04-13得票数 2
回答已采纳
3回答
我来自MCU世界，我创建了引导加载程序，以便客户可以更新固件。对于FPGA：是否有一个单独的专用非易失性内存部分，它不会在加电时重新配置，您可以在其中加载引导加载程序？对于CPLD：
由于镜像是在内部存储的，他们有没有办法配置自己？如何为CPLD<
浏览 5提问于2018-04-29得票数 3
1回答
We do not recommend the use of latches in FPGA/CPLD designs, as they may lead to timing problems.We do not recommend the use of latches in FPGA/CPLD designs, as they may lead to timing problems.We do not recommend the use of latches in FPGA/CPLD designs, as
浏览 5提问于2015-02-23得票数 2
1回答
When CPLD sees it is pulled low, it keeps pulling it low till the operation is finished
clk_out:continues here.... after the operation is finished, start_cmd <= 'Z' is "executed" 我有start_cmd信号连接到我的CPLD当另一个器件想要CPLD开始某些操作时，它会将start_cmd拉到低电平。当CP
浏览 8提问于2019-04-12得票数 0
1回答
在我的项目中，我有一个现有的文件： namespace Cpld_A const int XXX;ABC_Existing.cc使用变量XXX来做‘使用命名空间Cpld’。我创建了一个新文件： namespace Cpld_B const int XXX;我正试着在XYZ_New.cc中使用它。当我编译的时候，我得到的错误是Cpld_A和Cpld_B之间的变量X
浏览 1提问于2012-02-16得票数 0
3回答
我有一个50兆赫时钟的CPLD。它部署在CPLD上，但指示灯始终亮着
这段代码在我的cpld上运行，具有完全相同的引脚分配和时序约束
浏览 0提问于2012-08-10得票数 3
回答已采纳
command) in CONFOBJ.items('firmware-jobs'): try: print commandif grep -q "CPLD" tmp-file ; then echo "y" | <some long command> ; fi"if grep -q "CPLD " tmp-file ; then echo"y" | <some l
浏览 10提问于2015-01-24得票数 0
当文件(XC2C32A)位于Raspberry Pi 3B+ (Raspbian Lite)上，并且Raspberry和CPLD设备之间的连接使用JTAG HS3电缆时，如何对CPLD设备(.jed)进行编程
浏览 3提问于2018-08-31得票数 0
我对SPI通信protocol.On有一些疑问，我的架构在处理器和CPLD设备之间有一个SPI通信链路，我想写到其中一个寄存器上。我计划编写CPLd LKM，它将spi_sync寄存器的地址和值传递给spi核心，使用像spi_sync这样的调用。
那么，我需要把处理器当作主设备，把CPLD器件当作从设备吗？
浏览 6提问于2014-05-11得票数 1
回答已采纳
4回答
我是一名IT管理员，并且多年来一直在修理台式计算机和服务器。1) PROC1=A，PROC2=B，PROC3=X，PROC4=X，POST=TRUE
浏览 0提问于2016-03-17得票数 0
我正在为Xilinx 6 PCIe定制板开发一个设备驱动程序。在执行DMA写入(从主机到设备)时，会发生以下情况：a. fill buffer with the following byte pattern (tested up to 16kB.. 05 CplD 128B c5. 4A000010CplD 64B <=
浏览 3提问于2014-02-07得票数 1
1回答
USRP2 FPGA调试
、、、
我在USRP2中的FPGA代码( Verilog)中添加了一些功能。我想调试代码。请您建议一下，如何调试FPGA代码。任何暗示/方向都是非常有用的。
浏览 0提问于2011-09-01得票数 1
2回答
obj.clientPayload.e.h.getAk());public class mainbean { return Cp; this.cp; public String toString() {
re
浏览 1提问于2012-08-21得票数 0
1回答
七段译码器
、、、、
We do not recommend the use of latches in FPGA/CPLD designs, as they may lead to timing problems.We do not recommend the use of latches in FPGA/CPLD designs, as they may lead to timing problems.We do not recommend the use of latches in FPGA/CPLD designs, as
浏览 3提问于2014-10-16得票数 1
回答已采纳
我从MAX7064S买了很多Altera公司的48引脚QFP CPLD( eBay 7064STC44-10n)。Altera或第三方程序员可以在对设备进行编程时设置此启用位的状态。JTAG启用位的状态不能通过IEEE使用ISP进行更改。1149.1港口。所以这似乎意味着我需要某种形式的EEPROM或微控制器程序员来重置这个位？我搜索了一下，发现我需要一个with 7000-44适配器和Altera主程序员，这是20岁的老设备。
浏览 3提问于2020-06-11得票数 0
扫码
添加站长 进交流群
领取专属 10元无门槛券
手把手带您无忧上云
相关资讯
热门标签
云服务器
ICP备案
对象存储
腾讯会议
云直播活动推荐
腾讯云开发者
