内存的关键指标包括内存大小，速度，较低的工作电压和更快的访问速度。DDR5支持8Gb至64Gb的内存，并结合了3200 MT / s至6400 MT / s的多种数据速率。DDR5的工作电压从DDR4的1.2V进一步降低到1.1V。
现在的CPU处理器一般都是超流水线工作，动不动就是10级以上流水线，超高主频，这两者之间有什么关系呢？今天就跟大家科普下CPU流水线的工作原理，以及他们之间的关系。
本篇作为有关DDR的相关知识的第一篇，先给出DDR的前生SDRAM以及演变DDR/DDR2/DDR3等的总体概念与区别，后面会细分技术细节。文章参考互联网以及国外各大网站以及文献，水平有限，若有疏漏，还请谅解。注：本文首发易百纳技术社区，FPGA逻辑设计回顾（9）DDR的前世今生以及演变过程中的技术差异[1]
从2016年的Cortex-A73到2020年的“ Hercules”设计，ARM承诺将计算性能提高2.5倍。通过Cortex-A76的重大微体系结构转变，更高的现代时钟速度以及从16到10的转变，以及现在的7nm制造和随后的5nm制造，可以完成这一巨大的计划。到去年，已经实现了路线图约1.8倍的增长，而Cortex-A77的IPC提升了约20％。尽管功率和热量预算有限的移动设备并不期望获得所有这些收益，但这使我们顺利达到了Arm的2.5倍目标。
CPU，也被称为微处理器，是计算机的大脑。让我们通过深入了解计算机的核心，来帮助自己有效地编写计算机程序。
存储器的性能直接影响到CPU的性能评价，定义存储器停顿周期数为CPU等待存储器访问而停顿的时钟周期数，由此有CPU执行时间有：
emmmm，看过一些RISC-V的书，也经常看它的新闻，ARM一家独大的场面，是所有人都不愿意看到的局面。所以大家都押注这个开源的东西，以前淘宝看见卖四五十块钱的板子，我后来想这么多板子了，就没有买。这次终于拿到一个板子，略微深入的探索一下。
相对传统的基于内核的网络数据处理，dpdk 对从内核层到用户层的网络数据流程进行了重大突破，我们先看看传统的数据流程和 dpdk 中的网络流程有什么不同。
CPU（中央处理器），也被称为微处理器，是计算机的心脏和/或大脑。本文让我们一起深入了解计算机的核心，以帮助我们高效地编写计算机程序。
1、芯片是怎么工作的呢？电能供给给芯片，芯片中的一种电子元件晶振（也就是石英晶体）通电后产生震荡，震荡会产生频率稳定的脉冲信号。通常这是一种高频的脉冲信号，每秒可达百万次。然后，我们通过谐振效应发放这个信号，形成方波。再通过电子元件调整这种脉冲的频率，把脉冲信号转换为我们需要的频率，这就形成了驱动芯片工作的时钟信号。这种信号的频率，我们也称作芯片的时钟频率。最后，时钟信号驱动着芯片工作，就像人体的脉搏一样，每一次脉冲到来，都让芯片的状态发生一次变化，用这种方法，最终存储器中的指令被一行行执行。
流水线技术是一种将每条指令分解为多步，并让各步操作重叠，从而实现几条指令并行处理的技术。程序中的指令仍是一条条顺序执行，但可以预先取若干条指令，并在当前指令尚未执行完时，提前启动后续指令的另一些操作步骤。这样显然可加速一段程序的运行过程。 市场上推出的各种不同的1 6位/ 3 2位微处理器基本上都采用了流水线技术。如8 0 4 8 6和P e n t i u m均使用了6步流水线结构，流水线的6步为： ( 1 ) 取指令。C P U从高速缓存或内存中取一条指令。 ( 2 ) 指令译码。分析指令性质。 ( 3 ) 地址生成。很多指令要访问存储器中的操作数，操作数的地址也许在指令字中，也许要经过某些运算得到。 ( 4 ) 取操作数。当指令需要操作数时，就需再访问存储器，对操作数寻址并读出。 ( 5 ) 执行指令。由A L U执行指令规定的操作。 ( 6 ) 存储或"写回"结果。最后运算结果存放至某一内存单元或写回累加器A。 在理想情况下，每步需要一个时钟周期。当流水线完全装满时，每个时钟周期平均有一条指令从流水线上执行完毕，输出结果，就像轿车从组装线上开出来一样。P e n t i u m、Pentium Pro和Pentium II处理器的超标量设计更是分别结合了两条和三条独立的指令流水线，每条流水线平均在一个时钟周期内执行一条指令，所以它们平均一个时钟周期分别可执行2条和3条指令。 流水线技术是通过增加计算机硬件来实现的。例如要能预取指令，就需要增加取指令的硬件电路，并把取来的指令存放到指令队列缓存器中，使M P U能同时进行取指令和分析、执行指令的操作。因此，在1 6位/3 2位微处理器中一般含有两个算术逻辑单元A L U，一个主A L U用于执行指令，另一个A L U专用于地址生成，这样才可使地址计算与其它操作重叠进行。
前段meldown漏洞事件的影响，那段时间也正好在读Paul的论文关于内存屏障的知识，其中有诸多细节想不通，便陷入无尽的煎熬和冥想中，看了《计算机系统结构》、《深入理解计算机系统》、《大话处理器》等经典书籍，也在google上搜了一大堆资料，前前后后、断断续续地折腾了一个多月，终于想通了，现在把自己的思想心得记录下来，希望对有这方面困惑的朋友有些帮助。
本文转载自：https://blog.csdn.net/qq_32092885/article/details/83349275
从2001年DDR内存面世以来发展到2019年的今天，已经走过了DDR、DDR2、DDR3、DDR4四个大的规格时代了（DDR5现在也出来了）。内存的工作频率也从DDR时代的266MHz进化到了今天的3200MHz。这个频率在操作系统里叫Speed、在内存术语里叫等效频率、或干脆直接简称频率。这个频率越高，每秒钟内存IO的吞吐量越大。但其实内存有一个最最基本的频率叫核心频率，是实际内存电路的工作时的一个振荡频率。它是内存工作的基础，很大程度上会影响内存的IO延迟。我今天想给大家揭开另外一面，这个叫核心频率的东东其实在最近的18年里，基本上就没有什么太大的进步。
本文从四部分对流水线设计进行分析，具体如下： 第一部分什么是流水线 第二部分什么时候用流水线设计 第三部分使用流水线的优缺点 第四部分流水线加法器举例
举个例子：电脑只有4g内存，但是要同时打开一个占用3g内存和一个2g内存的游戏，怎么办呢？这里面就涉及到了换页(page swapping)机制。
几乎所有的系统都存在生成唯一ID的需求，如用户ID、账单ID等，由于系统通常是分布式架构，因而需要有合适的分布式ID生成方案。
产生性能瓶颈有多方面的原因，包括硬件（自身能力限制或BIOS设置不当）、操作系统（某些feature没打开）和软件。软件方面的性能瓶颈主要是由于编码不当导致，常见原因有以下几种：
机器字长：CPU一次能够处理的数据的位数。通常等于寄存器的位数。例子：windows 64位/32位，这里的64位和32位指的就是该操作系统的机器字长。
Unbuffered DIMM，定位于桌面市场，指地址和控制信号没有经过缓冲器，没有做任何时序调整（缓冲器延迟是有的）,直接到达DIMM上的RAM芯片。而Registered内存模组则对地址和控制信号等进行寄存，在下一个时钟到来时再触发输出。
针对海量的网络流量，转发性能是我们最关键的一个方面，那构建高性能的后台服务器有哪些关键的技术和需要注意的地方。
数据库选型，是用多核主机还是多线程主机？我是否可以用比较便宜的单核超线程（Hyper-Threading,HT）的机器，来替代双核非HT的机器？ 回答这个问题，我们由浅入深的来看。 一，术语： 槽位（socket）：指机器上可以容纳物理CPU个数的空间。一般也成为多少多少“路”，英文除了socket，也成processors。 核（core）：指一个CPU中，包含若干个独立组成部分。 指令（Instruction）：一个指令包含如下步骤：指令预取（IF），指令解码（ID），执行（EX），内存访问（MEM），
针对海量的网络流量，转发性能是我们最关键的一个方面，那构建高性能的后台服务器有哪些关键的技术和需要注意的地方，今天邀请了后台开发同学童琳和郑胜利来和大家一起谈谈。 一、引言 随着互联网的高速发展，内容量的提升以及对内容智能的需求、云产业的快速突起，作为互联网的计算基石服务器的形态以及使用成为了炙手可热的话题，全球各家大型互联网公司都持续的在服务器平台上有非常大的动作，譬如facebook的OCP等，而整个服务器的生态链也得到了促进和发展。随着服务器硬件性能的提升和网络硬件的开放，传统PC机的处理性能甚者可
DIMM：Dual-Inline-Memory-Modules,即双列直插式存储模块。168个引脚，64位。
随着本系列进展，我们知道计算机进步巨大,从 1 秒 1 次运算，到现在有千赫甚至兆赫的CPU，这是很大的计算量。
机器字长是指计算机进行一次整数运算（即定点整数运算）所能处理的二进制数据的位数，通常与CPU的寄存器位数、加法器有关。所以机器字长一般等于内存寄存器的大小，字长越长，数的表示范围越大，计算精度越高。计算机字长通常都选定字节（Byte，8位）的整数倍，通常是2、4、8倍。不同的计算机，字长可以不相同。
PPU 每一帧渲染 262 条 scanlines，每条 scanline 又持续 341 个时钟周期，
通过对《JJF 1662-2017时钟测试仪校准规范》的认识，了解时钟测试仪一般由波形整形电路、分频电路、电子控制电路、显示电路等组成，具有快速测量电能表内置时钟信号、显示秒脉冲日计时误差及频率偏差等功能，时钟测试仪广泛应用于电能表生产企业及计量部门。
在近 8 个月前该公司在最近的 Snapdragon 峰会上首次详细介绍了 SoC，并在随后的几个月中多次披露了性能后，Snapdragon X Elite 和 Snapdragon X Plus 的发布即将到来。这些芯片已经发往高通的笔记本电脑合作伙伴，首批笔记本电脑将于下周发货。
CPU的工作过程就是不停的执行指令，计算机各个部分的所进行的工作可以说都是由CPU根据指令来启动的（指的是进入操作系统之后，纯硬件的话还是有南北桥）。因为CPU的速度太快，为了使CPU减少等待时间，甚至不参与计算机输入输出过程（等待时间太久），采取程序中断的方式和DMA的方式。这两种方式下，外部设备需要向CPU提出中断请求或DMA请求，因此在执行指令过程中，CPU还要按时通过采样相应的引脚来查询有没有中断请求或DMA请求。一般， 在一个机器 周期结束时，查询是否有DMA请求，如果有，则CPU脱离总线，由DMA控制器控制使用总线。在一个指令周期结束时，查询是否有中断请求，如果有，则进入中断响应机器周期，相当于执行了一条中断响应隐指令。在中断响应过程中，得到中断服务程序的入口地址，并送程序计数器(PC)中，下个指令周期开始时，取出中断服务程序的第一条指令 执行。
第一代：电子管 第二代：晶体管 第三代：集成电路 第四代：超大规模集成电路
CPU执行一条指令也是类似的操作：取址-》解码-》执行，不断重复。此时一条指令需要三个时钟周期才能完成（取址，解码，执行）。
芯片厂商向客户介绍产品，从硬件角度说地最多的就是功能，性能，功耗和价格。功能这个主要就是看芯片提供了什么接口，比如闪存，内存，PCIe，USB，SATA，以太网等，还看内部有什么运算模块，比如浮点器件，解码器，加解密，图形加速器，网络加速器等等。性能，对CPU来说就是测试程序能跑多少分，比如Dhrystone，Coremark，SPEC2000/2006等等。针对不同的应用，比如手机，还会看图形处理器的跑分；又比如网络，还会看包转发率。当然，客户还会跑自己的一些典型应用程序，来得到更准确的性能评估。功耗就是在跑某个程序的时候，整个芯片的功率是多少瓦。通常，这时候处理器会跑在最高频率，但这并不意味着所有的晶体管都在工作，由于powergating和clock gating的存在，那些没有被用到的逻辑和片上内存块并没在完全耗电。我看到的芯片公司给出的处理器最大功耗，通常都是在跑Dhrystone。这个程序有个特点，它只在一级缓存之上运行，不会访问二级缓存，不会访问内存。这样得出的其实并不是真正的最大功耗。但是从实际经验看，没有应用程序能让CPU消耗更高的能量，所以这么测量最大功耗也没什么错。当然，作为整体的芯片功耗，还得包括各种加速器和接口，尤其是会被用到的模块。
某个项目使用的介质是 spinor, 其 bootloader 需要从 flash 中加载 os。
了解计算机的存储结构，对我们编写优秀的程序很有帮助，虽然计算机的内部对我们来说是透明的，但是如果我们能多了解一些计算机的运行机制，对我们编写高效的程序大有好处。
这个章节我们介绍下openGauss执行器里面几个高级特性，在介绍特性之前，先简单介绍下当前CPU体系架构里影响性能的几个关键因素，这些关键因素和其应对的技术构成了执行器里两个关键技术，编译执行和向量化引擎。
早期内存通过存储器总线和北桥相连，北桥通过前端总线与CPU通信。从Intel Nehalem起，北桥被集成到CPU内部，内存直接通过存储器总线和CPU相连。
指令周期： CPU每取出并执行一条指令所需的全部时间叫指令周期，也即CPU完成一条指令的时间叫指令周期
DDR4 SDRAM（Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory，简称为 DDR4 SDRAM），是一种高速动态随机存取存储器，它属于 SDRAM 家族的存储器产品，提供了相较于 DDR3 SDRAM 更高的运行性能与更低的电压，并被广泛的应用于计算机的运行缓存。
从 "取指令" 开始，"指令地址寄存器" 现在的值是 1 到 "解码" 阶段！ 0001 是 LOAD B 指令 从 RAM 里把一个值复制到寄存器 B，这次内存地址是 1111，十进制的 15。现在到 "执行阶段“，”控制单元" 叫 RAM 读地址 15，并配置寄存器 B 接收数据，成功，我们把值 0000 1110 ，也就是十进制的 14 存到了寄存器 B ，最后一件事是 "指令地址寄存器" +1 ，我们又完成了一个循环。
选自Google Cloud Platform 作者：Norm Jouppi 机器之心编译 在去年的谷歌 I/O 开发者大会上，谷歌宣布发布了一款新的定制化硬件——张量处理器（Tensor Processing Unit/TPU），参见机器之心当时的报道《谷歌发布 TPU 只是开始，是时候让英特尔害怕了》。但很长一段时间以来，谷歌并没有披露相关成果的细节。今天早些时候，谷歌终于打破了沉默，通过一篇论文介绍了这项研究的相关技术以及与其它硬件的比较。谷歌的硬件工程师 Norm Jouppi 也第一时间在谷歌云
上一篇文章中我们做了一个除法的程序，其实现原理是不断使用减法当检测到0或者负数时停止。但是这种方式需要很多个时钟周期才能完成（13个周期，每次发一个时钟周期CPU去取一次指令执行【取指令，解码，执行】），特别低效。
8086 CPU是Intel系列的16位微处理器，有40个引脚。它的外部数据总线为16位，地址线为20根。因为可用20位地址，所以可寻址的地址空间达1MB。（代表了外围存储器的寻址能力）
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当你与嵌入式系统（就像Jetson模块）打交道时，你就得按照你的功耗预算和计算资源来优化你的应用。要避免性能问题甚至是“发烫停滞”问题，监控这些资源变得异常重要。
CPU 根据程序寄存器(PC)加载指令,详码,执行,写回,并对程序计数器更新,周而复始。
cpu基本想到的是计算，因此有算数计算，还有逻辑计算单元以及移位简单的运算；fp运算单独拿出；要运算就需要输入数字，因此有寄存器组，即通用寄存器组，可以程序改变的比如，把某个数置到被加数的寄存器中；还有表示一些状态的专用寄存器比如进位了，这些只能有cpu自己决定，不能程序改变；
昨天在网上冲浪，悄悄的卷你们的时候看到一个关于性能优化的不错的文章。作者写了上中下三篇，由浅入深的写了关于性能优化的方方面面，并不仅仅局限于代码层面。
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