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(229)
视频
沙龙
2
回答
iCE40
现场
可编程
门阵列
中
的
级联
BRAM
verilog
、
fpga
、
lattice
、
hdl
、
ice40
我一直在工作
的
Tri-SPI PHY控制Noritake Itron VFD显示器。我想要实现
的
功能之一是FPGA本身
的
帧缓冲内存。我用
的
是64kbit
的
iCE40LP1K内存(8Kbytes)。但是Verilog
BRAM
原语是4kbit
的
,我需要3003字节
的
缓冲区。 问题是我如何
级联
BRAM
?在数据表(请参阅
iCE40
LP/HX系列数据表,第2-6页)中提到了使用多个
BRA
浏览 42
提问于2021-11-16
得票数 0
回答已采纳
1
回答
如何在DE0 nano
中
实现FPGA设计与NIOSll处理器
的
链接
vhdl
、
fpga
、
intel-fpga
您好,我试图集成一个NIOSll处理器在我已经存在
的
现场
可编程
门阵列
设计,以便最终我有一个单一
的
现场
可编程
门阵列
解决方案。我有一个用VHDL语言设计
的
信号监控单元,我需要将创建
的
设计连接到NIOSll处理器上进行计算并显示结果。我已经找到了单独做事情
的
方法,但我希望这两个元素都在单个FPGA
中
。这是可能
的
吗?我使用
的
是ALTERA DE0-Nan
浏览 2
提问于2012-04-23
得票数 0
1
回答
LZSS数据压缩是否支持嵌入式端
的
动态解压缩?
memory-management
、
embedded
、
data-compression
场景:数据(
现场
可编程
门阵列
图像- .bin文件)在主机上压缩,以62字节
的
数据包发送到
现场
可编程
门阵列
(嵌入式端),并在那里解压。我
的
目标是最小化嵌入式端
的
内存使用和cpu成本。问题-使用LZSS数据压缩技术与大块大小:在嵌入式方面-我假设块大小是压缩前
的
数据块。
浏览 10
提问于2013-06-07
得票数 1
1
回答
如何在LabView项目开发过程
中
模拟外部硬件
fpga
、
labview
我正在开发国家仪器公司
的
PXI系统。它有一个FPGA卡,我已经从外部连接到了一个传感器。 我想知道如何执行“周期精确”模拟,包括模拟传感器
的
自定义外部刺激。模拟labView -> FPGA -> labView接口
的
例子有很多,但对LabView -> FPGA ->外部硬件
的
模拟还很少。如果它不是NI FPGA系统,我会为此编写一个HDL测试台,但是在NI FPGA框架
中
,我不知道把我
的
测试台放在哪里。事实上,有一个地方可以放置硬件描述语言测试平台,但正如我所
浏览 1
提问于2013-06-18
得票数 1
1
回答
如何用chisel3生成像"reg[n-1:0] = 90“这样
的
verilog代码?
chisel
我使用凿
现场
可编程
门阵列
开发,为Vivado "regn-1:0 = 90“是effective.Many模块没有复位输入,所以我不能使用RegInit。我在google chisel-users forum上看到了同样
的
问题,但没有回答。
浏览 26
提问于2021-09-01
得票数 2
1
回答
Xilinx Simulink中信号
的
正弦
matlab
、
verilog
、
fpga
、
simulink
、
xilinx
如何实现这样
的
模型? 顺便说一下,模型
中
的
ROM3块存储以下值: 0,pi/2,pi,3*pi/2 (星座点)
浏览 2
提问于2011-05-09
得票数 1
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1
回答
如何使用Synplify生成比特流(.bin)文件
vhdl
、
fpga
、
xilinx
我使用
的
是Synplify版本9.6.2有人知道这样做
的
过程是什么吗?
浏览 1
提问于2012-06-26
得票数 1
回答已采纳
1
回答
Can总线模型在FPGA上
的
实现
fpga
、
tensorflow-lite
我想量化ssd-mobilenet模型,然后在FPGA上实现,现在我使用ssd_mobilenet_v1_quantized_coco模型,然后将.pb文件转换为.tflite文件,那么我可以在FPGA上使用tflite模型吗?
浏览 1
提问于2018-10-19
得票数 1
2
回答
如何减少逻辑元件
的
数量
vhdl
、
fpga
、
intel-fpga
我正在尝试减少我
的
vhdl代码
中
的
逻辑元素
的
数量。我正在使用quartus II编程一个Altera DE2
现场
可编程
门阵列
。有没有人能给我一些建议,告诉我怎么做? 谢谢
浏览 1
提问于2011-06-05
得票数 0
回答已采纳
1
回答
具有DMA功能
的
PCI/PCIe卡,用于设备驱动程序培训
linux
、
bsd
、
pci
、
dma
我尝试学习用于PCI/PCIe设备
的
设备驱动程序
的
DMA,我
的
平台是linux/bsd。我发现了相当多用于培训
的
简单PCI板(例如简单
的
数字I/O板),但没有一个具有足够复杂
的
硬件来处理DMA。Stackoverflow上有没有人知道一块带有微处理器或微控制器
的
PCI/PCIe卡,我可以用像gcc这样
的
开源工具(例如PowerPC、68HC11、Atmel、8051等)进行编程?我不想要基于FPGA
的</
浏览 1
提问于2012-09-30
得票数 0
2
回答
控制器
的
工作是什么?
controller
、
fpga
、
i2c
、
can-bus
我有以下图片:我需要这些做什么? 他们在干什么呢?
浏览 3
提问于2017-04-10
得票数 1
1
回答
如何在C/c++
中
访问VXworks上
的
物理地址?
arm
、
vxworks
我正在尝试用Vxworks6.9从ARM皮层A8
中
读取
现场
可编程
门阵列
(altera cyclone IV)寄存器。
浏览 14
提问于2017-07-26
得票数 0
1
回答
在SB_RAM2048x2 ROM中加载.hex文件和在
BRAM
存储器中加载.hex文件
memory
、
ice40
我不知道
iCE40
设备
的
SB_RAM2048x2内存使用情况。我发现内存初始化文件iceimage.hex mecrisp-ice 0.8正在加载到ram.v
中
,.and ram.v正在其他verilog文件中使用。我想使用
bram
而不是这个ram.v,这样我就可以在zynq fpga(zybo板卡)中使用
bram
了.I有一点疑问,是否可以在zynq fpga(zybo)中直接使用SB_RAM2048x2 (在RAM.V或者它只适用于
iCE40
设备。
浏览 25
提问于2019-10-19
得票数 0
2
回答
以不同
的
时钟在内存
中
写入数据
verilog
、
ram
我想在来自不同时钟域
的
公共存储器上写入数据,我该怎么做呢?我有一个公共存储器块,该存储器块工作在频率为clk
的
时钟上。现在我想在内存
中
写入来自不同时钟域
的
数据,如clk1、clk2、clk3、clk4等,该怎么做呢?但是,如果我要使用大量
的
FIFO,我
的
设计似乎会变得无法满足。请告诉我正确
的
方法。
浏览 5
提问于2019-04-24
得票数 0
1
回答
OpenCL内核编译时间
opencl
、
fpga
、
hpc
我是FPGA领域
的
新手。我试着编译一些OpenCl程序,但我注意到即使是"Hello_World“程序也要花很长时间(几个小时)。所以我想知道为什么在
现场
可编程
门阵列
上编译OpenCL内核需要很长时间(几个小时)?此外,当我们在FPGA上编译/执行OpenCl时,它是否被重新编程了?
浏览 1
提问于2018-05-14
得票数 0
1
回答
OpenCL本身有硬件描述语言
的
FPGA后端吗?
opencl
、
fpga
我想知道谁支持OpenCL
的
FPGA HDL后端。但是,OpenCL框架本身提供了硬件描述语言后端吗?如果我是对
的
,这是不可能
的
,因为FPGA根据我们使用
的
电路板有独特
的
选项。
浏览 10
提问于2018-09-03
得票数 0
2
回答
具有硬件处理器和所需工具
的
FPGA
fpga
、
xilinx
、
intel-fpga
、
zynq
我正在开始一个项目,并想利用一个具有硬处理器
的
FPGA。 我正在寻找zynq-7000和旋风V SoC,尽管我对建议持开放态度。我
的
背景主要是微控制器
的
C/C++/asm开发,没有FPGA
的
经验。我
的
大部分经验是使用开源工具(gcc工具链,make,cmake,gdb/openocd,vim作为编辑器)和一些jtag调试器进行flashing/debugging。至于arm方面,我想知道是否有人可以提供一些关于如何继续使用我熟悉
的
相同工具(即非专有
浏览 5
提问于2020-04-25
得票数 0
2
回答
如何在FPGA
中
永久存储数据和程序?
verilog
、
fpga
、
hdl
、
eeprom
、
spartan
但我正在尝试使用verilog实现一个基于FPGA
的
安全系统。在这种情况下,我希望系统
的
密码是永久存储
的
,即即使断电,密码也不应该被擦除。如果程序也可以存储,那就更好了。我是
现场
可编程
门阵列
的
一员。
浏览 8
提问于2016-03-19
得票数 3
0
回答
(系统)Verilog
中
特定于工具
的
定义,尤其是quartus和Synopsys DC
verilog
、
system-verilog
、
quartus
还有一个注册模块,我使用
的
是工具特定
的
IP。Synopsys设计编译器在DesignWare
中
的
DW_ram。Altera_sync_ram在
现场
可编程
门阵列
方面的应用。因为如果至少有一个这样
的
定义(比如DC
的
DESIGNCOMPILER ),下面的代码就是可能
的
。
浏览 24
提问于2016-12-29
得票数 0
1
回答
如何在将bit文件刷新到fpga上后,将配置名称放入bit文件
中
以供回读?
fpga
我想有位文件内
的
bit文件
的
名称与设计,因为当我想知道什么bit文件已经在
现场
可编程
门阵列
上使用FPGA.Any
的
建议或想法是非常欢迎
的
。现在,我想在运行任何应用程序之前在我
的
Hyper终端上看到设计
的
名称。我该怎么做呢?
浏览 0
提问于2019-07-18
得票数 0
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