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沙龙
1
回答
使用
iverilog
进行语法检查
、
我想运行
iverilog
来检查我文件中的语法。我不希望它实际编译任何东西,因为我正在处理一个很大的代码库,并且不想找到并“包含”所有包含的文件。`include "header.vh" // not a file in current dir so
iverilog
can't find it input a;input b; assign c = a & b // missed a semicolon - wanna us
浏览 6
提问于2019-08-18
得票数 0
1
回答
Verilog构建崇高文本3系统
、
、
、
我试图在崇高文本中为Verilog实现一个简单的构建系统,但是我在构建时会遇到以下错误:[cmd: ['
iverilog
', '-o', '
iverilog
/compiled', '/Users/ryanbeltran/Documents/Programming/Verilog/test
浏览 8
提问于2016-03-12
得票数 0
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1
回答
icarus verilos编译器的语法错误文件
、
有没有人知道icarus verilog编译器中的语法是哪个文件?还有,哪一个有语法错误处理和打印?
浏览 9
提问于2015-11-26
得票数 0
1
回答
在后端执行附加命令,获取要生成的文件
我目前正在寻找一种在Yosys中执行
iverilog
in的方法,更准确地说是在write_verilog步骤中。我需要将将由write_verilog生成的文件提供给
iverilog
(原因是,我需要维护变量源信息,这些信息保存在yosys属性中)。 然而,execute()函数只有在函数结束时才会写入文件。
浏览 5
提问于2020-12-12
得票数 0
1
回答
如何在icarus verilog中包含文件?
、
、
、
、
C:\Users\Dell\Desktop\MIPS>
iverilog
mips.v .
浏览 24
提问于2017-11-23
得票数 1
1
回答
在macbook上设置
iverilog
环境
、
、
我试着做
iverilog
命令,我不能在我的Macbook Air上运行verilog程序。在安装文件的几个步骤之后,本教程告诉我要键入:它使用
iverilog
命令工作,即我可以编译.v文件。
浏览 7
提问于2015-03-14
得票数 0
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1
回答
有可能从yosys的输出中创建一个模拟波形吗?
、
、
、
我发现使用
iverilog
进行仿真是一种不太合适的方法,我可以模拟不进行综合的设计,相反地,不仅可以合成,而且可以按照物理硬件的要求工作,也不能用
iverilog
进行仿真。
浏览 1
提问于2016-03-10
得票数 7
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2
回答
进入子进程时gdb中断
、
、
、
我很难理解这个问题;我有一个程序,
iverilog
,它执行一个system()调用来调用另一个程序,ivl。以下是这些程序的样子: //...我正在运行的gdb命令是:gdb
iverilog
-x cmds.gdbset args hello.vset breakpointmain不幸的是,gdb不会在i
浏览 6
提问于2017-05-10
得票数 10
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2
回答
icarus (
iverilog
编译器)的SystemVerilog支持
、
、
、
、
我在Mac上使用
iverilog
,编译一些包含always_ff和always_comb块的代码有问题。ModelSim编译这些代码没有任何问题。是否可以配置
iverilog
以支持always_ff和always_comb块,或者编译器不支持它们?
浏览 3
提问于2017-04-24
得票数 3
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1
回答
具有输出的
iverilog
测试平台模块
、
、
我试图制作一个测试平台来模拟一个工作的顶级模块(和子模块),但是我无法让
iverilog
正确地处理top的输出(LEDS、RS232Rx和RS232Tx是物理引脚)modulereg [7:0] opl;endmodule
iverilog
浏览 3
提问于2016-03-01
得票数 0
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1
回答
Icarus verilog: reg显示;不能由原语或连续赋值驱动
、
我在
iverilog
<file-with-above-content>中遇到的错误是:
iverilog
_issue.sv:15: error: reg show; cannot be driven by primitivesor continuous assignment.
iverilog
_issue.sv:15:
浏览 3
提问于2020-11-06
得票数 1
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1
回答
iverilog
不编译多个在一行中写入多位的端口声明
、
、
我试图通过最后一个稳定版本的 11.0用testbench编译verilog代码,下面是一个示例:// example.vendmoduleexample.v:2: syntax error或者这样说:input [1:0]
浏览 8
提问于2021-12-24
得票数 1
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1
回答
SVerilog无法在VSCode中编译
、
这里是cod(第一个是测试平台,第二个是模块)。`include "not_example1.sv" parameter BITS = 4; logic [BITS-1:0] s_model_outs; begin
浏览 8
提问于2022-10-29
得票数 -1
2
回答
如何使用在Verilog中转换VHDL代码?
、
、
我试图修改命令以在上执行VHDL转换:button_deb.vhdl:3: syntax error或者是
iverilog
命令出错了?
浏览 14
提问于2016-01-06
得票数 1
回答已采纳
3
回答
iverilog
递归函数引起分割故障
、
、
、
32'b0 : W(param-7);基本上,
iverilog
(
Iverilog
)只是给了我一个Segmentation fault: 11 vvp svsim错误。
浏览 0
提问于2018-02-04
得票数 0
回答已采纳
1
回答
"for“的输出未知,而不是Verilog中的1
、
、
我正在使用Icarus
iVerilog
来合成和测试我的代码,但在逻辑上应该出现1的时候,我得到了未知值。这是我想要做的一个例子。我的预期输出是我真的得到了我找不到x的任何原因,我开始怀疑这是
iVerilog
的问题。
浏览 16
提问于2016-08-01
得票数 1
回答已采纳
1
回答
Verilog ` `ifdef是否响应环境变量?
、
、
如果我有以下Verilog代码: //test.v {code block 1}{code block 2} `endif 我可以使用标准的环境变量定义语法从命令行“控制”条件吗?例如,这会导致{code block 1}执行吗?: $ V1=1 <simulator> test.v
浏览 22
提问于2019-02-09
得票数 2
1
回答
icarus verilog指定如果有条件则不考虑延迟
、
、
、
尝试为代表HCT设备的具有延迟的74245建模。 我发现我在指定块中提供的计时不受尊重。 我添加了一条额外的路径A->C (不是我原始设计的一部分),以说明延迟可以工作,但不是在表达式中有条件的地方,即没有其他延迟是有效的。 如果我在赋值时内联了一个延迟,那么这总是被遵守的。 我的代码在这里:https://www.edaplayground.com/x/hDa 有什么想法吗? 我是个菜鸟。
浏览 29
提问于2020-03-31
得票数 0
2
回答
如何才能使
iverilog
相信vpi是一个系统功能而不是一个任务
、
如果我能得到一个例子,包括使用vpi函数在
iverilog
中返回值的编译和运行过程(我确实在google上搜索了,但没有得到
iverilog
的任何例子),或者得到一个指向我在这段代码中犯下的错误的指针,-mflash_dat tb_norflash16
iverilog
-o tb_norflash16 $(SOURCES)
iverilog
-vpi $^
浏览 25
提问于2012-12-12
得票数 0
回答已采纳
1
回答
打开.vcd文件时出错。文件或目录不存在
、
、
我的Verilog代码存储在C:\FA中。有三个文件:我按照我的书步骤走。 Error opening .vcd file 'fa.vcd'.我首先使用Icarus和GTKwave,然后我不知道如何修复它。
浏览 5
提问于2021-05-04
得票数 1
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