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回答
VHDL核合成及其在Vivado中的实现
、
、
我想看看FPGA逻辑中的逻辑路由和时序
总结
的
设计
。 该项目
综合
,但结果是警告说,我正在使用超过IOB块的数量上的软件包。这是可以理解的,因为核心接收并输出一个4x4矩阵。目前,设备视图显示一个空拓扑(如下所示),但我的
综合
设计
使用了4148 LUT和389 FF。我希望看到一些CLB突出显示。
浏览 0
提问于2018-06-28
得票数 0
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0
回答
数据库视图存储过程?
、
、
、
设计
视图,查询选修‘数据库技术’比‘数据结构’成绩高的同学的学号、姓名、性别、电话号码、数据库技术成绩、数据结构成绩
设计
视图,查询同时上了2门以上课程的教师号、姓名、专业、职称、任课课程计数及平均评价
设计
存储过程,查询
综合
成绩为优秀的学生的学号、姓名、课程名、
综合
成绩等信息,并存入到‘优秀学生表(top_students)’中。
设计
存储过程,查询
综合
成绩比选修该课程平均
综合
成绩高的学生的学号、姓名、课程名、
综合
成绩和平均
综合
浏览 83
提问于2022-12-18
2
回答
什么是在Verilog编译的?
、
在C编程中,构建过程大致为在Verilog,(书: Verilog HDL:数字
设计
和
综合
指南)中,描述了Verilog的开发和构建过程是.-
设计
(和仿真)-
综合
(精化,应用约束等)-验证。但是,"Verilog :数字
设计
和
综合
指南“描述了‘编译器’(即编译器指令、define,ifdef等)。
浏览 6
提问于2020-03-16
得票数 0
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1
回答
如何使用RStudio编写带有Stata图的RStudio文件?
、
、
、
```{r}
总结
综合
汽车 。
浏览 2
提问于2019-07-20
得票数 0
1
回答
如何利用IceStorm iCE40 FPGA流程进行后
综合
仿真
利用常规的预
综合
(行为)仿真验证Verilog
设计
,并使用后
综合
仿真,是一种很好的
设计
实践。在调试仿真和硬件之间的不匹配时,这实际上是强制性的。
浏览 14
提问于2017-07-18
得票数 3
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1
回答
有没有办法创造钻石形状的js风格?
、
、
我试图创建菱形画廊
设计
使用html,Css和Jquery。为了创造钻石形状的
设计
,我使用了钻石Js插件。但是当我使用这个插件时,所有的菱形都是相同大小的。我需要的是一个组合的
综合
插件()和钻石-js()插件,以创建宽度和高度可变的画廊,如下面的
设计
附加在下面的链接。 有没有办法创造出这样的结构?
浏览 0
提问于2018-03-22
得票数 0
1
回答
Yosys:获取盖茨/Transistor计数
我是Yosys和
综合
的新手,但我想要实现的是在
设计
单元经过
综合
后获得栅极和晶体管的数量。我该如何做到这一点?
浏览 51
提问于2019-06-11
得票数 0
1
回答
构建代码的旧版本
、
、
、
、
build.gradle mavenCentral() task fatJar(
浏览 1
提问于2018-05-01
得票数 1
回答已采纳
2
回答
合成translate_off是如何工作的?
、
、
、
我有一个具有以下结构的代码... some sort of memory implementation/coding请告诉我,删除这段代码是否会影响代码的FPGA implementation的最终输出。
浏览 13
提问于2014-12-27
得票数 3
回答已采纳
2
回答
Xilinx ISE -错误的最大频率?
、
、
、
、
我在ISE中
设计
了一个简单的Ripple进位加法器,在为我的FPGA合成它之后,报告说“最大组合路径延迟”约为15 ns。然后,我
设计
了一个Robertson乘法器(一个时序电路),其中包含了我的RCA的一个实例。报告称,“最大组合路径延迟”约为7.5ns,最大频率约为130 MHz。 RCA地图
浏览 5
提问于2017-02-08
得票数 2
1
回答
在使用virtualenv和virtualenvwrapper之后,我可以在我想要的任何地方创建一个项目文件夹吗?
、
、
、
、
还有没有人能给我一个使用virtualenv和virtualenvwrapper设置django的
综合
步骤
总结
?
浏览 0
提问于2013-06-15
得票数 0
回答已采纳
2
回答
我如何知道我的代码是否可
综合
?[Verilog]
、
在使用自顶向下方法在verilog中
设计
电路时,我可以从电路的行为开始,然后定义每个模块中的细节,以构建可
综合
的结构电路。但是我怎么知道我的代码是否可
综合
呢?
浏览 1
提问于2011-09-27
得票数 3
回答已采纳
1
回答
最小的和全面的Hibernate架构
、
这是否意味着我们默认使用的是
综合
架构? 非常感谢。
浏览 1
提问于2012-04-23
得票数 2
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4
回答
设计
/
综合
失败:如何调试?
、
、
、
在尝试“使用Google登录”之后,我在日志中看到了这个错误:我可以看到来自google的所有数据都是通过URL (在日志中)发送的,包括用户电子邮件和姓名。那么有什么会出错呢?我的回调甚至都没被执行。我只会被重定向到我的站点的sign_in页面。对于如何调试此故障,有什么想法吗?除了那些充满参数和值的长URL之外,日志中没有别的东西。只有信息。上面的那
浏览 3
提问于2012-04-16
得票数 13
0
回答
维度建模,需要
综合
不同业务流程如何
设计
?
、
、
根据不同的业务过程建立了几个事实表,运营需求要
综合
每个业务的时间信息,如何
设计
?
浏览 67
提问于2022-12-16
1
回答
如何在vivado中进行后
综合
仿真
、
、
我使用的是Vivado Design Suite 2017.2,我有一个vhdl
设计
和一个添加到仿真集中的测试台。 行为模拟运行良好。如果我
综合
了
设计
并点击了"Run Simulation - Post synthesis“,它仍然可以运行,没有错误。然而,我不确定它是真的模拟了我的合成
设计
,还是只是再次做了一次“旧的模拟”。重点是,我知道对于后
综合
仿真,会创建一个新的vhdl/verilog文件来表示网表。然而,我没有对测试平台做任何更改,我说我没有显式地实例化新文件。现在的问题是,
浏览 2
提问于2018-04-14
得票数 0
1
回答
在VHDL中,声明一个大向量和使用它的片段来声明多个小向量之间有什么区别吗?
、
--Example 1: --do something with x(15 downto 8); signal x0 : STD_LOGIC_VECTOR(7 downto 0); --do something with x0(7 downto 0); --do so
浏览 4
提问于2015-11-05
得票数 1
回答已采纳
1
回答
JMeter
综合
报告生成不正确的数据
我不确定JMeter
综合
报告是否生成不正确的数据,或者我不了解一些关于JTL文件的内容。情况是,我使用命令在JMeter模式下运行分布式nonGUI测试。jmeter.bat -n -t my_test.jmx -l my_results.jtl -j info.log -r 测试完成后,我使用下面的命令生成
总结
报告(我在类路径中有jmeter合成-2.2
浏览 1
提问于2019-10-17
得票数 0
1
回答
如何合成火箭系统?
在
设计
编译器( Design,DC)的输出和系统
综合
方面,我有几个问题。 如何删除与调试相关的端口和连接?我只需要
综合
核心及其外围设备,而不需要调试相关模块/线。除了freechips.rocketchip.system.DefaultSmallConfig.v输出文件之外,我还需要什么才能运行完整的DC
综合
?假设我使用输出Verilog文件而不使用其他文件进行DC
综合
,我会得到许多未解决的引用和寄存器,这些引用和寄存器由于常量而被删除。我在这里错过了什么?
浏览 2
提问于2017-08-28
得票数 2
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4
回答
在用VHDL语言进行编码时,为了
综合
,是否有必要将组合逻辑与时序逻辑分离开来?
、
、
、
我正在从事的项目,需要
综合
我的RTL代码,专门为ASIC开发。在这种情况下,在
设计
RTL时分离顺序逻辑和微分逻辑有多重要?如果这很重要,那么我的
设计
方法应该是什么,就好像我应该如何区分顺序逻辑和组合逻辑的
设计
一样?
浏览 11
提问于2017-04-17
得票数 9
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